引言
捷聯(lián)慣導(dǎo)中的航姿計(jì)算機(jī)實(shí)現(xiàn)數(shù)字平臺(tái)導(dǎo)航，需要在復(fù)雜運(yùn)算的同時(shí)還能夠高速、準(zhǔn)確地完成多種傳感器測(cè)量數(shù)據(jù)的采集以及航姿結(jié)果和系統(tǒng)狀態(tài)的傳送。通常的做法都是用一片或多片 DSP芯片來(lái)完成,但是當(dāng)數(shù)據(jù)接口較多而且數(shù)據(jù)傳輸頻率較高時(shí)，這類系統(tǒng)的實(shí)時(shí)性就難以得到保證；而 FGPA具有豐富的硬件資源，能夠真正實(shí)現(xiàn)多模塊并行工作，而且可以達(dá)到較高的工作頻率。另外，用 FPGA 設(shè)計(jì)航姿計(jì)算機(jī)，還具有以下突出的優(yōu)點(diǎn)：低成本、低功耗、小體積、可重新編程、升級(jí)方便、VHDL 設(shè)計(jì)電路可復(fù)用等。本文詳細(xì)介紹了在接口較多的航姿計(jì)算機(jī)中，怎樣設(shè)計(jì) FPGA使得多種通訊接口功能都能實(shí)時(shí)可靠地實(shí)現(xiàn)，具有實(shí)際工程意義。
1系統(tǒng)總體設(shè)計(jì)
圖 1為該捷聯(lián)航姿系統(tǒng)的硬件結(jié)構(gòu)框圖。該系統(tǒng)需要高速、實(shí)時(shí)地采集多種傳感器（包括大氣傳感器、IMU、磁羅盤）的測(cè)量數(shù)據(jù)，以及一些有關(guān)的模擬量，用于 DSP中高精度的航姿解算，同時(shí)也需要將航姿信息和系統(tǒng)信息發(fā)往多個(gè)設(shè)備（包括飛參記錄儀、顯示儀表和DS）發(fā)送。采集數(shù)據(jù)需要同時(shí)用到的接口包括ARINC429、RS422、SPI、與 DSP并行接口等多種接口；如此多數(shù)量、多種類的接口的完成還必須保證準(zhǔn)確性和實(shí)時(shí)性。這整個(gè)系統(tǒng)的時(shí)序、邏輯控制都是由 FPGA完成的，DSP（選用 TI公司的TMS320C6713）作為從處理器專門用于航姿解算。本系統(tǒng)中選用的 FPGA芯片為 ACTEL公司 PA系列中的 APA300芯片，用 VHDL語(yǔ)言在 LibroIDE環(huán)境下對(duì)該芯片進(jìn)行開(kāi)發(fā)。 
 
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2多種工業(yè)接口的 FPGA實(shí)現(xiàn)
（1）RS422通訊接口。RS422標(biāo)準(zhǔn)是利用差分傳輸方式提高通信距離和可靠性的一種通信標(biāo)準(zhǔn)。該航姿計(jì)算機(jī)需要用 RS422接口與IMU、大氣傳感器、磁羅盤、無(wú)線電航表等六個(gè)外部設(shè)備通訊。由于 RS422可以支持雙工工作模式，為了充分利用資源，因此設(shè)計(jì)了四個(gè)完全相同的并行的接口模塊，其中每一個(gè)接口模塊都是通過(guò) FPAG控制 MAX3140芯片得以實(shí)現(xiàn)（如圖2）；同時(shí)出于設(shè)計(jì)效率的考慮，只設(shè)計(jì)了一個(gè)通用的實(shí)體，而讓每一個(gè)控制模塊都作為該實(shí)體的一個(gè)實(shí)例。這樣，雖然這四個(gè)模塊的結(jié)構(gòu)完全相同，但是在頂層實(shí)體中施加不同的控制，就實(shí)現(xiàn)了兩個(gè)單工和兩個(gè)雙工的工作模式。該通用的實(shí)體按照 MAX3140的工作時(shí)序圖，通過(guò)控制和監(jiān)測(cè) UART的五個(gè)管腳（SCLK數(shù)據(jù)接收時(shí)鐘、CS片選信號(hào)、DIN控制數(shù)據(jù)輸入、IRQ中斷、DOUT數(shù)據(jù)輸出），完成對(duì)芯片的上電自檢和對(duì)信號(hào)的接收發(fā)送；頂層實(shí)體并行地控制四個(gè)實(shí)體的工作，從而互不影響地實(shí)現(xiàn)了上述多路信號(hào)的接收和發(fā)送。

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（2）ARINC429通訊接口。ARINC429協(xié)議規(guī)定了航空運(yùn)輸工業(yè)、航空電子系統(tǒng)等系統(tǒng)間的數(shù)字?jǐn)?shù)據(jù)傳輸標(biāo)準(zhǔn)，是航空系統(tǒng)電子通訊中一種重要的接口。本系統(tǒng)需要通過(guò) ARINC429接口接收主慣導(dǎo)的測(cè)量數(shù)據(jù)，同時(shí)通過(guò) ARINC429接口將飛行參數(shù)發(fā)送給記錄儀。出于對(duì)通訊可靠性的要求，本設(shè)計(jì)中同樣采用控制接口制芯片的方式實(shí)現(xiàn)；通過(guò)對(duì)市面上為數(shù)不多的 429芯片進(jìn)行長(zhǎng)期的試驗(yàn)驗(yàn)證，最終采用美國(guó) HARRIS公司的 HI-3584和 HI-8585芯片組合的形式。該芯片也支持雙工模式。在 FPGA中按照 HI-3584的工作時(shí)序圖，設(shè)計(jì)了一系列并行進(jìn)程，用于控制和監(jiān)測(cè) HI-3584的復(fù)位信號(hào)、發(fā)送接收時(shí)鐘信號(hào)、讀寫控制信號(hào)和 16位的數(shù)據(jù)信號(hào)（如圖3）。從而完成對(duì) HI-3582的上電自檢、一個(gè)通道 429信號(hào)的接收和一個(gè)通道429信號(hào)的發(fā)送。

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（3）SPI接口。SPI接口是一種高速、串行、全雙工、同步傳輸方式。一般由一個(gè)主設(shè)備和一個(gè)或多個(gè)從設(shè)備通過(guò)中斷、時(shí)鐘、輸入數(shù)據(jù)、輸出數(shù)據(jù)和片選信號(hào)等 5個(gè)管腳實(shí)現(xiàn)。本設(shè)計(jì)需要用 AD采樣芯片采集模擬量，所選的 AD芯片就是以 SPI方式與 FPGA通訊的。該 AD采樣芯片為TI公司的TLV2548芯片，8通道、12位、采樣頻率200ksps。在FPGA中按照TLV2548的工作時(shí)序圖，設(shè)計(jì)了一系列并行進(jìn)程，用于控制和監(jiān)測(cè) TLV2548的中斷信號(hào)、接收時(shí)鐘信號(hào)、片選信號(hào)、數(shù)據(jù)輸入信號(hào)和數(shù)據(jù)輸出信號(hào)（如圖4）。從而完成對(duì) 8路模擬量的采集。本設(shè)計(jì)最初選用外部參考，發(fā)現(xiàn)用于分壓的精密可調(diào)電阻會(huì)隨時(shí)間改變阻值，較嚴(yán)重影響精度，因此最后使用內(nèi)部參考，真正確保了模擬量的可靠性。另外，所用的內(nèi)部晶振提供高頻采樣，使得數(shù)據(jù)更新率高于1M，從而保證了數(shù)據(jù)的實(shí)時(shí)性。

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（4）與 DSP的并行接口。并行接口是最常用的一種通訊方式之一。FPGA和DSP之間的數(shù)據(jù)通訊通過(guò) 16位并行接口完成（原理圖如圖5）。首先，根據(jù) DSP的時(shí)序，系統(tǒng)上電后需要對(duì)DSP進(jìn)行不小于 200ms的復(fù)位。在系統(tǒng)正常工作時(shí)期，當(dāng) WE=0寫有效、CE1=0片選有效、 a21=1數(shù)據(jù)有效時(shí)，F(xiàn)PGA從總線上讀取 DSP的數(shù)據(jù)，當(dāng) OE=0讀有效， CE1=0片選有效， a21=1數(shù)據(jù)有效時(shí)，F(xiàn)PGA將數(shù)據(jù)放在總線上等待 DSP讀取。FPGA讀、寫數(shù)據(jù)都根據(jù) DSP的 EA信號(hào)來(lái)標(biāo)識(shí)所操作的數(shù)據(jù)地址。雖然系統(tǒng)中的數(shù)據(jù)量比較大，但是為了提高實(shí)時(shí)性和可靠性，在FPGA中沒(méi)有使用 FIFO或者 RAM來(lái)存儲(chǔ)數(shù)據(jù)，而只是用 FPGA中的變量來(lái)臨時(shí)存儲(chǔ)，本設(shè)計(jì)中也最終證明了該設(shè)計(jì)的可用性，這樣也讓 FPGA的硬件資源更合理利地得以使用。 
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3整體時(shí)序的實(shí)現(xiàn)
本系統(tǒng)的實(shí)時(shí)性和復(fù)雜性對(duì)于正確實(shí)現(xiàn)總體時(shí)序和工作邏輯提出了比較大的挑戰(zhàn)?，F(xiàn)從以下幾個(gè)方面說(shuō)明本設(shè)計(jì)的實(shí)現(xiàn)方法：
1 高速實(shí)時(shí)性。總體的并行設(shè)計(jì)，各個(gè)通訊模塊幾乎完全獨(dú)立地工作，互不占用資源，從而使得高效性和實(shí)時(shí)性的要求得到了極大地滿足。
2 總體時(shí)序有序。該航姿計(jì)算機(jī)的整體時(shí)序和整體邏輯都是讓 FPGA中的頂層實(shí)體來(lái)控制實(shí)現(xiàn)的。系統(tǒng)大致時(shí)序和邏輯如下：上電后，F(xiàn)PGA控制系統(tǒng)完成各部件的上電自檢后，各接口開(kāi)始并行工作，按照自己的工作時(shí)序接收、發(fā)送數(shù)據(jù)。其中，IMU數(shù)據(jù)大約每 10ms發(fā)送一次，F(xiàn)PGA每次接收完 IMU數(shù)據(jù)后，與 DSP通過(guò)并行接口進(jìn)行一次通訊。FPGA將最新的傳感器測(cè)量值發(fā)送給DSP，而 DSP將最新的航姿信息回傳給 FPGA，最終FPGA通過(guò) ARINC429接口傳給外部。這樣的設(shè)計(jì)保證了系統(tǒng)時(shí)序穩(wěn)定、邏輯可靠。
3 數(shù)據(jù)準(zhǔn)確性。數(shù)據(jù)的準(zhǔn)確也要求考慮到具體硬件上的問(wèn)題。由于 FPGA中的邏輯門是有時(shí)間延遲的，在這樣實(shí)時(shí)的系統(tǒng)中就必須嚴(yán)格考慮門電路的延時(shí)，否則，很容易出現(xiàn)如下類似的一些問(wèn)題，例如，把剛接收到一組測(cè)量數(shù)據(jù)賦給變量是需要幾納秒到十幾納秒的時(shí)間來(lái)穩(wěn)定的，如果此時(shí)正好遇上操作改變量的時(shí)鐘觸發(fā)，偶爾就會(huì)引起野值數(shù)據(jù)，這些不確定的野值隨時(shí)可能造成整個(gè)航姿結(jié)算的錯(cuò)誤，因此需要根據(jù)具體時(shí)序修改，以保證杜絕這類問(wèn)題。

該系統(tǒng)的 FPGA設(shè)計(jì)已經(jīng)經(jīng)過(guò)模擬數(shù)據(jù)仿真試驗(yàn)、跑車試驗(yàn)得以驗(yàn)證，在數(shù)據(jù)準(zhǔn)確性、實(shí)時(shí)性方面都得到了較好的滿足。