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首款串行 RapidIO 2.1 IP 解決方案(Altera)

時間：2009-11-15 22:36:09

關(guān)鍵字： Altera RAPIDIO IP 內(nèi)核

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[導(dǎo)讀]Altera 公司宣布推出業(yè)界首款支持 RapidIO® 2.1 規(guī)范的知識產(chǎn)權(quán) (IP) 內(nèi)核。Altera 的串行 RapidIO IP 內(nèi)核可支持多達(dá)四條通道，每條通道速率為 5.0 GBaud，從而滿足了無線市場日益增長的帶寬和可靠性需求。該

Altera 公司宣布推出業(yè)界首款支持 RapidIO® 2.1 規(guī)范的知識產(chǎn)權(quán) (IP) 內(nèi)核。Altera 的串行 RapidIO IP 內(nèi)核可支持多達(dá)四條通道，每條通道速率為 5.0 GBaud，從而滿足了無線市場日益增長的帶寬和可靠性需求。該 IP 內(nèi)核專門針對擁有多個嵌入式收發(fā)器的 Stratix® IV FPGA 而優(yōu)化，并得到了QuartusII 軟件 v9.1 的支持。

RapidIO 2.1 規(guī)范在許多應(yīng)用中均可實(shí)現(xiàn)高達(dá) 20 GBaud 速率的高性能，其中包括新一代無線基站、高性能系統(tǒng)和 DSP 陣列 (farm)。RapidIO 2.1規(guī)范支持基于 Altera 全套串行 RapidIO 解決方案，其包括一個后向兼容 RapidIO 1.3 規(guī)范的終端 IP 內(nèi)核、參考設(shè)計(jì)、應(yīng)用手冊、測試平臺，以及一些領(lǐng)先的數(shù)字信號處理器和開關(guān)廠商的互操作性報(bào)告。該串行 RapidIO IP 內(nèi)核已獲得 RapidIO 商會總線功能模型的質(zhì)量認(rèn)可，同時還獲得了 Altera 40-nm Stratix IV GX 及 Stratix IV GT FPGA 和 HardCopy® IV GX ASIC 的支持。

Altera 器件產(chǎn)品市場高級總監(jiān) Luanne Schirrmeister 說：“我們的許多無線客戶極為重視系統(tǒng)帶寬和可靠性，對他們而言，串行 RapidIO 是一種頗受歡迎的接口。將業(yè)界首款支持 2.1 規(guī)范的串行 RapidIO IP 內(nèi)核與 Altera 業(yè)界領(lǐng)先的 FPGA 以及收發(fā)器技術(shù)相結(jié)合，讓我們能夠從容地滿足客戶最為重視的系統(tǒng)要求，其中包括性能、可靠性和可擴(kuò)展性。”

價(jià)格和供貨信息
串行 RapidIO IP 解決方案是 Altera MegaCore® IP 庫的一部分，下載并安裝Quartus II 軟件 v9.1 后即可用于評估。

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