摘要：介紹一種針對瞬變光輻射信號探測的數(shù)據(jù)采集系統(tǒng)。該方案以FPGA為控制處理核心，實(shí)現(xiàn)了高性能的數(shù)據(jù)采集。針對特定目標(biāo)信號，采用變頻采樣技術(shù)，在電路上以變頻存儲(chǔ)的方式實(shí)現(xiàn)，降低了設(shè)計(jì)難度。采用Altera公司的EPF10K20為設(shè)計(jì)載體，使用VHDL語言對該采集系統(tǒng)的控制邏輯和時(shí)序進(jìn)行了硬件語言描述。該設(shè)計(jì)方案占用的FPGA資源少，具有實(shí)時(shí)性好、可靠性高、集成度高和易于移植等特點(diǎn)。
關(guān)鍵詞：瞬變光；變頻采樣；數(shù)據(jù)采集；FPGA；先進(jìn)先出存儲(chǔ)器

0 引言
    在瞬變光輻射探測系統(tǒng)中，目標(biāo)信號波形的實(shí)時(shí)采集至關(guān)重要。根據(jù)采集到的數(shù)據(jù)，可以對目標(biāo)信號的光能量以及頻譜分布等各種特征參數(shù)進(jìn)行估計(jì)。在傳統(tǒng)數(shù)據(jù)采集系統(tǒng)中，通常采用單片機(jī)或DSP作為控制器來控制ADC、存儲(chǔ)器和其他外圍電路工作。而單片機(jī)和DSP的各種功能要靠軟件的運(yùn)行來實(shí)現(xiàn)，其執(zhí)行的效率受到很大限制，軟件的運(yùn)行時(shí)間在整個(gè)采樣時(shí)間中占很大的比重。近年來，隨著FPGA性能的不斷提升，以FPGA為控制核心進(jìn)行數(shù)據(jù)采集和存儲(chǔ)的應(yīng)用系統(tǒng)方案得到廣泛采納。FPGA具有單片機(jī)和DSP無法比擬優(yōu)勢：FPGA時(shí)鐘頻率高，全部控制邏輯由硬件完成，速度快，效率高；形式靈活，易于移植，可以集成外圍控制、譯碼和接口電路。
    本文根據(jù)瞬變光輻射探測中強(qiáng)背景、弱目標(biāo)的特點(diǎn)，設(shè)計(jì)出以FPGA為控制和處理的核心的數(shù)據(jù)采集方案。該方案采用背景與信號雙重濾波通道，二級程控放大，有效地保證了信號采集質(zhì)量；同時(shí)對目標(biāo)信號采用變頻存儲(chǔ)，大大降低了對數(shù)據(jù)存儲(chǔ)與傳輸?shù)囊螅ＷC了采集過程中有較一致的測量精度。

1 系統(tǒng)組成及工作原理
    數(shù)據(jù)采集系統(tǒng)大致可分為三個(gè)部分：前級預(yù)處理模塊，采樣存儲(chǔ)模塊，F(xiàn)PGA控制模塊，其中前級預(yù)處理模塊包括光電轉(zhuǎn)換器件，有源濾波器組，程控放大電路等。整個(gè)系統(tǒng)框圖如圖1所示，光電轉(zhuǎn)換電路將進(jìn)入系統(tǒng)的光信號通過探測器轉(zhuǎn)化為電流信號，然后經(jīng)跨阻運(yùn)算放大器轉(zhuǎn)換為電壓信號。系統(tǒng)設(shè)計(jì)兩個(gè)濾波通道：背景采用低通濾波，信號采用高通濾波。在起始狀態(tài)，模擬開關(guān)默認(rèn)選通背景通道，程控放大器設(shè)置為背景模式。背景信號經(jīng)A／D采樣后送入FPGA，進(jìn)行閾值比較。當(dāng)檢測到大于閾值的情況時(shí)，F(xiàn)PGA對模擬開關(guān)進(jìn)行通道切換，高通濾波器通道選通，同時(shí)程控放大器工作模式選擇為信號模式。根據(jù)信號前陡后緩的特點(diǎn)，F(xiàn)PGA通過對A／D與FIFO的協(xié)同控制，實(shí)現(xiàn)數(shù)據(jù)先密后疏地采集存儲(chǔ)。

2 數(shù)據(jù)采集系統(tǒng)硬件設(shè)計(jì)
2．1 前級預(yù)處理電路
    光電檢測電路中，光電探測器直接關(guān)系著系統(tǒng)性能的優(yōu)劣。為了減小由環(huán)境電磁輻射所引起的感生電流的影響，器件適宜選擇陶瓷封裝。另外，探測器的感光面積不能過大，否則會(huì)導(dǎo)致暗電流、節(jié)電容、上升時(shí)間等參數(shù)增大，影響探測效果。設(shè)計(jì)中采用日本濱松公司的S2387硅光二極管，該探測器具有靈敏度高，時(shí)間響應(yīng)快，動(dòng)態(tài)范圍大等特點(diǎn)。電路設(shè)計(jì)采用零偏置模式，無暗電流，二極管噪聲主要是分流電阻產(chǎn)生的熱噪聲，同時(shí)具有最佳的精密度和線性度。高低通濾波器采用有源濾波器，反應(yīng)速度快，濾除諧波效果好，可以動(dòng)態(tài)的補(bǔ)償無功功率。程控放大器由集成運(yùn)放與模擬開關(guān)組成，通過FPGA控制模擬開關(guān)，在運(yùn)放的輸入端接入不同的電阻實(shí)現(xiàn)增益的調(diào)整。[!--empirenews.page--]
2．2 采樣存儲(chǔ)電路
    由于目標(biāo)信號動(dòng)態(tài)范圍很大(約為80 dB)，因此需要選擇寬動(dòng)態(tài)范圍的ADC來實(shí)現(xiàn)對信號的采集。采用14 b ADC采樣幅度變化達(dá)4個(gè)數(shù)量級的動(dòng)態(tài)范圍的信號，能滿足系統(tǒng)所要求的高探測靈敏度要求。但是由于A／D轉(zhuǎn)換器件都存在精度誤差，用高精度的A／D轉(zhuǎn)換元器件當(dāng)作低精度的A／D轉(zhuǎn)換元器件使用可以減小精度誤差。本設(shè)計(jì)采用ADI公司的16 bAD976A。AD976A低功耗16 b逐次逼近式A／D轉(zhuǎn)換器，轉(zhuǎn)換速度為200 KSPS，可選用內(nèi)部或是外部的2．5 V參考電源。AD976允許16 b一次并行輸出，又可以以兩個(gè)8 b的形式輸出。設(shè)計(jì)中為節(jié)省管腳采用雙8 b輸出。
    為了保證在不同時(shí)鐘域間準(zhǔn)確地傳輸數(shù)據(jù)，數(shù)據(jù)緩存采用異步FIFO。異步FIFO具有高速、可靠性好等特點(diǎn)，能夠避免不同時(shí)鐘間由于相位差異造成數(shù)據(jù)的誤采樣。設(shè)計(jì)中采用的IDT7204是IDT72XX系列中的4 096×9 b的CMOS雙口存儲(chǔ)緩存芯片。內(nèi)部讀、寫指針在先進(jìn)先出的基礎(chǔ)上進(jìn)行讀寫，其寫時(shí)鐘W和讀時(shí)鐘R由外部提供；滿標(biāo)志()和空標(biāo)志()控制數(shù)據(jù)的溢出和空讀，仿真存儲(chǔ)器滿時(shí)寫入數(shù)據(jù)，能方便地進(jìn)行任意字深和字長的擴(kuò)展。

3 FPGA控制邏輯設(shè)計(jì)
    數(shù)據(jù)采集系統(tǒng)以FPGA為核心完成自適應(yīng)閾值設(shè)定，工作模式切換、變頻采樣存儲(chǔ)以及按照接口協(xié)議下傳數(shù)據(jù)。數(shù)據(jù)采樣和存儲(chǔ)控制流程如圖3所示。

3．1 自適應(yīng)閾值設(shè)定
    自適應(yīng)閾值的設(shè)定是根據(jù)當(dāng)前背景噪聲的大小進(jìn)行現(xiàn)有閾值進(jìn)行更新。系統(tǒng)默認(rèn)的工作狀態(tài)是背景檢測模式，當(dāng)采集到系統(tǒng)所要求的數(shù)據(jù)個(gè)數(shù)后，將這些數(shù)據(jù)求其有效值后乘以一個(gè)加權(quán)系數(shù)(一般情況下是5～10)作為當(dāng)前的閾值。系統(tǒng)每隔一段時(shí)間給FPGA重新賦閾值。當(dāng)所采集的數(shù)據(jù)的幅值連續(xù)超過當(dāng)前閾值設(shè)定的次數(shù)時(shí)，此時(shí)系統(tǒng)判定當(dāng)前的背景信號發(fā)生，F(xiàn)PGA控制切換相關(guān)的電路，啟動(dòng)相關(guān)的電路工作。這樣做的目的是防止高能粒子撞擊光學(xué)鏡頭或是光罩，瞬間產(chǎn)生超過當(dāng)前閾值的能量造成誤觸發(fā)。[!--empirenews.page--]
3．2 變頻存儲(chǔ)的實(shí)現(xiàn)
    為了減小信號處理的數(shù)據(jù)量，根據(jù)目標(biāo)信號的特征，可采用變速率存儲(chǔ)技術(shù)。盡管所探測的瞬變光輻射信號的最高頻率一般在10 kHz左右，根據(jù)奈奎斯特采樣定理，采樣頻率只要在20 kHz以上即可以無失真的還原信號，但是所要探測的光輻射信號中有一些關(guān)鍵峰值到達(dá)時(shí)刻最小不到半個(gè)毫秒，高速率采樣有助于提高計(jì)算峰值到達(dá)時(shí)刻的精度，同時(shí)有利于提高A／D的信噪比。A／D采集系統(tǒng)初始的采樣頻率為200 kHz，每隔32個(gè)采樣點(diǎn)，存儲(chǔ)頻率下降50％。

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    在電路中采用的方法是：A／D轉(zhuǎn)換器按照固定的轉(zhuǎn)換頻率進(jìn)行模擬量到數(shù)字量的轉(zhuǎn)換，通過FPGA控制數(shù)據(jù)的變速率存儲(chǔ)。其具體的VHDL設(shè)計(jì)步驟如下：
    (1)實(shí)現(xiàn)采樣時(shí)鐘的逐次分頻；
    (2)調(diào)整逐次分頻的占空比，以防止數(shù)據(jù)存儲(chǔ)錯(cuò)誤；
    (3)設(shè)計(jì)使能信號，實(shí)現(xiàn)對每組只存儲(chǔ)32點(diǎn)。
    由于系統(tǒng)對目標(biāo)信號采集時(shí)間長度是固定的，故變頻存儲(chǔ)的變頻次數(shù)是有限的。初始存儲(chǔ)時(shí)間間隔△t=0．01 ms，其變頻次數(shù)不超過16次。故本方案中設(shè)計(jì)一個(gè)16位計(jì)數(shù)器counter16，對200 kHz采樣時(shí)鐘計(jì)數(shù)。計(jì)數(shù)器counter16的第0～15位的輸出，即可以實(shí)現(xiàn)對200 kHz采樣時(shí)鐘的逐次二分頻。但是由于從counter16(1)開始，每個(gè)低位輸出時(shí)對應(yīng)著K個(gè)有效數(shù)據(jù)，但存儲(chǔ)的數(shù)據(jù)只會(huì)是最后一個(gè)有效數(shù)據(jù)，這樣可能會(huì)造成數(shù)據(jù)存儲(chǔ)出錯(cuò)，故需要對counter16(1)～counter16(15)進(jìn)行占空比調(diào)整。將占空比從1：1調(diào)整為1：(2K-1)，其中K為整數(shù)(K=2～32 768)。調(diào)整占空比VHDL的思路為設(shè)計(jì)一個(gè)16位的counter16_v計(jì)數(shù)器，將counter16的相應(yīng)位進(jìn)行相與后賦給相應(yīng)的counter16_v。
    由于每組只存儲(chǔ)32個(gè)數(shù)據(jù)，因此對應(yīng)每組還要設(shè)計(jì)相應(yīng)的16 b使能信號dcnt。方法是對clk_200K計(jì)數(shù)，存儲(chǔ)開始后，開始64個(gè)clk_200K時(shí)鐘將第一組數(shù)據(jù)使能信號dcnt(o)置為高電平，然后保持低；接著對128個(gè)clk_200K時(shí)鐘將第二組數(shù)據(jù)使能dcnt(1)置為高電平，然后保持低。按照這種方法可將16個(gè)使能信號從dcnt(0)～dent(15)設(shè)置好。變頻存儲(chǔ)的使能頻率為ad_clk。

    這里給出基于Altera公司的FPGA Flex10K系列的EPF10K20TC144-3。圖5為變頻存儲(chǔ)時(shí)，采樣頻率clk_200K與其他信號關(guān)系及其時(shí)序波形。系統(tǒng)先以默認(rèn)的采樣頻率進(jìn)行采樣，當(dāng)識(shí)別檢測模塊判定信號發(fā)生時(shí)(siggen變?yōu)楦唠娖?，開始輸出經(jīng)過變頻的采樣數(shù)據(jù)，每隔32點(diǎn)，存儲(chǔ)頻率下降50％，直到系統(tǒng)所要求的數(shù)據(jù)點(diǎn)數(shù)為止，采集到波形如圖6所示。當(dāng)采樣的數(shù)據(jù)個(gè)數(shù)符合系統(tǒng)的要求后siggen信號變?yōu)榈碗娖剑琫ns屏蔽采樣的數(shù)據(jù)。等到FIFO清空后，ens重新變?yōu)楦唠娖?，恢?fù)默認(rèn)的采樣時(shí)鐘，重新開始采樣、識(shí)別和存儲(chǔ)工作。

4 結(jié)論
    根據(jù)瞬態(tài)光輻射探測系統(tǒng)的整體要求，本文提出了基于目標(biāo)信號特性基礎(chǔ)上的變頻采集方案，以FPGA為核心控制和處理單元，采用模塊化設(shè)計(jì)思想，編程實(shí)現(xiàn)對數(shù)據(jù)采樣和存儲(chǔ)的控制。按照工程要求，完成了編程、仿真和外圍硬件電路的搭建，實(shí)現(xiàn)了對瞬變光輻射信號的數(shù)據(jù)采集。該方案有效降低了數(shù)據(jù)采集系統(tǒng)對于存儲(chǔ)容量的要求，同時(shí)也減小了對數(shù)據(jù)處理量，對于其他數(shù)據(jù)存儲(chǔ)容量有要求的數(shù)據(jù)采樣系統(tǒng)具有很好的借鑒作用。