空間復(fù)用式多輸入多輸出 (MIMO) 發(fā)射器與接收器據(jù)稱可比其現(xiàn)有的單輸入單輸出 (SISO) 對應(yīng)器件提升更大的無線通信系統(tǒng)性能。下一代無線標(biāo)準(zhǔn)，如 802.11n，將支持高達(dá) 600 Mbps 數(shù)據(jù)傳輸速率和超過 1 GHz 的無線局域網(wǎng)傳輸速率。 　　
然而這些系統(tǒng)的設(shè)計，卻必須在成本和功耗方面做出折衷，這對使用電池運行的手持設(shè)備具有重要影響。設(shè)計團隊需要面對的挑戰(zhàn)就是針對他們的特定應(yīng)用尋求這些設(shè)計要求之間的最佳平衡。
　　
此項技術(shù)的核心是多徑概念，即射頻 (RF) 信號在物理環(huán)境中的反射。雖然多徑問題降低了現(xiàn)有的 802.11 設(shè)備的性能，但空間復(fù)用式正交頻分復(fù)用 (OFDM) MIMO——802.11n 標(biāo)準(zhǔn)中的一個關(guān)鍵要素——卻利用了這些反射來“調(diào)諧”發(fā)射器，最大程度地減小誤差，和提高總體性能。但在這些帶寬上，位于傳輸路徑中的物體對微波的散射、衍射和吸收是一個重要的考慮因素。設(shè)計 MIMO 系統(tǒng)時要求將這些影響盡可能精確地以信道模型的形式描繪出來。
　　有三種基本的信道模型來源：基于軟件的數(shù)學(xué)模型，一般來自標(biāo)準(zhǔn)委員會；基于硬件的 MIMO 信道模擬器，自行設(shè)計或由
諸如 Azimuth 之類的公司提供；最好的則是MIMO 系統(tǒng)將要運行的真實世界環(huán)境。在真實世界中驗證 MIMO 系統(tǒng)，要求能夠在面向 MIMO 的 FPGA 硬件平臺上，如 Lyrtech 公司的 VHS-ADC-V4 卡，快速構(gòu)建起發(fā)射器和接收器原型。
　　
MIMO 性能優(yōu)點
　　
空間復(fù)用式 MIMO 技術(shù)的優(yōu)點是能夠通過天線的數(shù)量提高傳輸速度。目前已有 SISO 系統(tǒng)的數(shù)據(jù)速率由以下公式?jīng)Q定：
　　R = Es * Bw
　　
其中 R 為數(shù)據(jù)速率（位/秒），Es 為頻譜效率（位/秒/赫茲），Bw 為通信帶寬 (Hz)。例如，對于 802.11a 標(biāo)準(zhǔn)，峰值數(shù)據(jù)速率由以下公式?jīng)Q定：
　　Bw = 20 MHz
　　Es = 2.7 bps/Hz
R = 54 Mbps
　　
使用 MIMO 時，需要為該公式引入一個附加變量 “Ns”，它代表使用相同帶寬而通過不同空間路徑同時發(fā)射的獨立數(shù)據(jù)流的數(shù)量?，F(xiàn)在頻譜效率將按傳輸/流 Ess 來計算，于是 MIMO 系統(tǒng)的數(shù)據(jù)速率變?yōu)椋?br /> 　　R = Ess * Bw * Ns
　　
我們把以前 802.11a 的例子和當(dāng)前 802.11n 提案所能獲得的結(jié)果進(jìn)行一次比較，采用 20 MHz 帶寬和四個天線：
　　Bw = 20 MHz
　　Ess = 3.6 bps/Hz
　　Ns = 4
　　R = 288 Mbps
　　
MIMO 技術(shù)的使用讓所體案的802.11n標(biāo)準(zhǔn)實現(xiàn)了 5.3 倍數(shù)據(jù)速率的提升。
　　
MIMO 系統(tǒng)硬件復(fù)雜度
　　
空間復(fù)用式 MIMO 系統(tǒng)的性能提升是以增加硬件復(fù)雜度為代價獲得的。采用多個天線的發(fā)射/接收系統(tǒng)不只在相應(yīng)天線之間發(fā)射數(shù)據(jù)，而且還在相鄰天線之間發(fā)射數(shù)據(jù)。在圖 1 中您可以看到，數(shù)據(jù)是以“MIMO 信道矩陣”的形式接收的。　　

在空間域?qū)π诺谰仃囘M(jìn)行去耦，并恢復(fù)發(fā)射的數(shù)據(jù)過程中，需要使用到線性幾何技術(shù)如奇異值分解 (SVD) 或矩陣求逆等。對 802.11g 標(biāo)準(zhǔn)的后向兼容性要求使 802.11n 標(biāo)準(zhǔn)的天線數(shù)量限制為兩個或四個，從而使信道矩陣的尺寸限制為 2 x 2 或 4 x 4。
　　
在硬件上開發(fā)執(zhí)行實際系統(tǒng)數(shù)據(jù)速率的 MIMO 系統(tǒng)原型需要使用基于 FPGA 的硬件平臺。賽靈思® Virtex™-4 系列 FPGA 通過提供多達(dá) 512 個可執(zhí)行并行運算的硬件乘法器，對此類應(yīng)用提供了遠(yuǎn)遠(yuǎn)優(yōu)于 DSP 處理器的性能。但是在設(shè)計這種原型系統(tǒng)時，您將面對兩項較大挑戰(zhàn)：第一項挑戰(zhàn)是要使用硬件來設(shè)計象 SVD 或矩陣求逆那樣復(fù)雜的東西，第二項挑戰(zhàn)是調(diào)整實現(xiàn)，使之達(dá)到最優(yōu)性能。
　　
FPGA 上實現(xiàn)矩陣運算
　　
實施中選擇專用 SVD 或矩陣求逆算法將是數(shù)值穩(wěn)定性和硬件效率之間的折衷。您需要開發(fā)一個高級 MATLAB 模型來確定適合某個特定應(yīng)用的最高效的算法。
　　
對于 SVD 的情況，這可能涉及到在適應(yīng)估計技術(shù)、矢量旋轉(zhuǎn)或其他因具有對稱等特性的信道矩陣而產(chǎn)生的簡化技術(shù)之間進(jìn)行選擇。
　　
一旦最終確定算法，您將需要調(diào)整硬件性能，使之符合總體系統(tǒng)要求。在硬件上實現(xiàn) MIMO 系統(tǒng)性能的最大化，要求在設(shè)計中將會對總體性能產(chǎn)生最大影響的關(guān)鍵地方采用部分并行乘法運算來實現(xiàn)。圖 2 中所示的給定旋轉(zhuǎn)算法，給出了通過并行乘法運算實現(xiàn)性能提升的一個良好范例。

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通過使用 MATLAB 算法作為 FPGA 開發(fā)的金色源碼和免除重新編寫為其他語言或設(shè)計環(huán)境的工作，減少了開發(fā)和驗證的循環(huán)次數(shù)。給定旋轉(zhuǎn)通常用于解決對稱特征值問題，并且是 QRD 矩陣求逆的關(guān)鍵構(gòu)造塊。

您可以使用乘法器或 CORDIC 近似法來實現(xiàn)該算法。賽靈思 AccelDSP™ Synthesis 綜合工具的設(shè)計探索功能被用于通過向架構(gòu)中嵌入并行機制而無需重寫代碼來提高性能。如表 1 所示，這種方法可以獲得比并行 CORDIC 實現(xiàn)高達(dá) 10 倍的性能提升?；诮o定旋轉(zhuǎn)的算法近來受到更大的關(guān)注，因為它們本身很適合并行實現(xiàn)。

對于大型系統(tǒng)來說，因提高并行機制而增加的硬件不得超過目標(biāo) FPGA 的資源。您必須進(jìn)行評估的可能架構(gòu)量可能會相當(dāng)大。確定最優(yōu)硬件架構(gòu)的過程非常適合高級算法綜合工具，如 AccelDSP。
　　
一種基于 MATLAB 的 FPGA 設(shè)計流程
　　
The MathWorks 公司的 MATLAB 為空間復(fù)用式 MIMO 系統(tǒng)的設(shè)計和實現(xiàn)提供了一個真正獨一無二的環(huán)境。對循環(huán)、復(fù)數(shù)、矢量和矩陣運算的內(nèi)在語言支持，以及數(shù)學(xué)函數(shù)，為 MIMO 所需的線性幾何算法提供了一種高效的建模環(huán)境。
　　圖 3 演示了 AccelDSP Synthesis 綜合工具的優(yōu)點，

包括使用浮點 MATLAB 在 FPGA 上為空間復(fù)用式 MIMO 系統(tǒng)定義和實現(xiàn)定制架構(gòu)的靈活性。


      
浮點到定點的自動轉(zhuǎn)換功能，可以幫助解決由線性幾何函數(shù)如 SVD 等的迭代性質(zhì)而產(chǎn)生的復(fù)雜的量化問題。一旦您確定了可接受的定點模型，您就可以通過算法綜合快速地探討性能和硬件之間的折衷，快速地增加專用硬件乘法器的數(shù)量以提高性能和充分利用 Virtex-4 架構(gòu)的靈活性。
　　
從 AccelDSP Synthesis 生成的 RTL 自動針對金色源碼 (golden-source) MATLAB 進(jìn)行驗證，以確位真 (bit-true) 功能正確性。
　　
結(jié)論
　　
通過在信道矩陣 DSP 硬件開發(fā)中采用基于 MATLAB 的設(shè)計流程，極大地簡化了用于真實世界驗證的空間復(fù)用式 MIMO 系統(tǒng)的原型設(shè)計。通過使用 MATLAB 算法作為 FPGA 開發(fā)的金色源碼和免除重新編寫為其他語言或設(shè)計環(huán)境的工作，減少了開發(fā)和驗證的循環(huán)次數(shù)。此外，MATLAB 的高級性質(zhì)還使得 AccelDSP Synthesis 綜合工具能夠快速探索適合一個算法的硬件替代方法，包括 DSP 塊、RAM 和流水線的使用。
      
AccelDSP Synthesis 綜合工具和 Lyrtech 原型設(shè)計環(huán)境均含有到 Xilinx System Generator for DSP 設(shè)計環(huán)境的接口，以提供一種自動化的 MATLAB 到原型設(shè)計的設(shè)計流程。