2003年發(fā)布的H.264視頻壓縮編碼標準在一定程度上解決了要在盡可能低的碼率下獲得盡可能好的圖像質(zhì)量這一問題。在相同的重建圖像質(zhì)量下，H.264能夠比H.263節(jié)約50%左右的比特率。此外，H.264還增強了其對網(wǎng)絡(luò)的適應性，差錯的恢復能力，使其非常適用于數(shù)字視頻存儲、 IPTV及手機電視等視頻質(zhì)量要求高而信道傳輸環(huán)境不穩(wěn)定的場合。

由于加入了多模式位移估計、基于4×4塊的整數(shù)變換等多種新的算法，使H.264算法本身的復雜度大幅增加。因此采用基于TI的TMS320DM6446的DAVINCI_EVM平臺作為算法的硬件平臺，提出針對達芬奇平臺對H.264編碼器進行優(yōu)化，在不降低編碼質(zhì)量的情況下提高程序運行效率，降低運算復雜度的一個實現(xiàn)方案。

H.264編碼器的算法流程

H.264編碼器結(jié)構(gòu)如圖1所示，輸入的Fn為當前幀或場，編碼器以宏塊為單位進行處理，每個宏塊可以選擇幀內(nèi)或者幀間預測兩種編碼方式。如果采用幀內(nèi)編碼模式，其預測值PRED(圖1中為P)是由本幀中之前已經(jīng)經(jīng)過編碼、解碼、重建的一些樣本點生成。而如果采用幀間模式，則P由一個或者多個參考幀的運動補償預測生成。預測值P和當前塊相減后，產(chǎn)生一個殘差塊D，經(jīng)塊變換、量化后產(chǎn)生一組量化后的變換系數(shù)X，再經(jīng)熵編碼，與解碼所需的一些信息一起組成一個壓縮后的碼流，經(jīng)NAL供傳輸和存儲用。

圖1 H.264編碼器結(jié)構(gòu)

編碼硬件平臺概況

本設(shè)計采用的達芬奇數(shù)字視頻評估模塊DVEVM(Digital Video Evaluation Module)是TI提供的用來評估DaVinci技術(shù)和DM644x體系架構(gòu)的評估模塊，是強調(diào)片上能力的一個很好的參考平臺。其硬件資源包括 TM320DM6446的DSP和ARM9的雙核芯片、128M的SDRAM、16MB的NAND Flash以及豐富的外設(shè)接口。

TM320DM6446中用于編碼器具體實現(xiàn)的C64x+DSP的時鐘頻率達到600MHz。C64x+DSP的內(nèi)部存儲器的配置包括 32KB的程序存儲器L1P、80KB的數(shù)據(jù)存儲器L1D和64KB的二級緩存L2。圖2為TM320DM6446中DSP端的核心C64x+的結(jié)構(gòu)原理圖。

圖2 C64x+結(jié)構(gòu)原理圖

編碼器在TM320DM6446上的實現(xiàn)

由于DSP平臺與PC平臺的差異性，必須要對PC上開發(fā)的編碼器程序進行結(jié)構(gòu)上的調(diào)整，并進行合理的內(nèi)存分配才能在DSP平臺上正常的運行。主要實現(xiàn)步驟如下。

1 編碼器C語言結(jié)構(gòu)調(diào)整

PC 平臺上用C語言實現(xiàn)的編碼器在DSP平臺上的編碼幀率(fps)非常低，平均2s才能編完一幀，其主要原因是無法利用DSP的并行處理機制。因此針對 C64x+的特點，將程序中對流水線操作影響較大的循環(huán)拆分成若干小循環(huán)實現(xiàn)。對編碼器運行速度影響較大的模塊，如sad的計算，DCT變換等采用CCS 自帶的圖像庫以提高編碼效率。

2 DSP端的內(nèi)存配置

由于視頻編碼的數(shù)據(jù)存取量較大，而 DAVINCI_EVM提供了256M的外部存儲器DDR2，因此通過對DSP/BIOS的設(shè)置將外部存儲器設(shè)置為DDR2，并將可執(zhí)行的C代碼及C代碼的堆存入外部存儲器中。

3 對DSP端BOOT的設(shè)置

由于TM320DM6446采用雙核的設(shè)計，ARM端只負責整個工程的控制而不參與編碼算法的具體實現(xiàn)。為了保證編碼算法能在DSP端無中斷的全速運行，需要對ARM端進行屏蔽，并通過對DAVINCI_EVM跳線的設(shè)置使DSP端自BOOT。

通過以上步驟，編碼器效率雖然有所提高，但仍無法滿足實時性的要求，因此必須結(jié)合DM6446本身的特點對編碼器算法進行進一步的優(yōu)化。

編碼器的優(yōu)化

本文對H.264算法的優(yōu)化主要有兩個方面：1)對算法中耗時較多的運動估計模塊進行優(yōu)化;2)對DSP的數(shù)據(jù)搬移進行優(yōu)化。

1 對編碼器算法運動估計模塊的優(yōu)化

由于DSP硬件資源有限，因此有必要對H.264編碼器中所耗時間較多的模塊進行優(yōu)化，表1為H.264各模塊復雜度比較。

由表1可見，運動估計占了一半左右的時間。運動估計復雜度高的主要原因是采用了全搜索算法，雖然精度非常高，但帶來了大量的計算量。針對這一問題，本設(shè)計在已有的菱形搜索算法基礎(chǔ)上進行進一步的優(yōu)化。

為了減少靜止宏塊被編碼以及大模板搜索所帶來的運算量，在用菱形算法進行運動搜索之前，以待編碼宏塊周圍已編碼宏塊的運動矢量信息及 SKIP狀況為依據(jù)預測當前宏塊是否使用SKIP模式編碼。當待編碼宏塊為非靜止宏塊時，再根據(jù)周圍已編碼宏塊的SAD值預測當前宏塊的運動劇烈程度，若是運動平緩的宏塊則直接使用小模板進行搜索。只有當待編碼宏塊被判定為劇烈運動的宏塊時才進行大模板搜索。由于多次的大模板搜索循環(huán)帶來較大的計算量，因此在進行大模板搜索之前首先根據(jù)周圍宏塊的信息對最大搜索次數(shù)MaxNum進行預估值。當大模板的搜索次數(shù)大于MaxNum時直接跳轉(zhuǎn)至小模板搜索。此流程設(shè)計可使靜止宏塊和運動平緩的宏塊不進入運算量大的大模板搜索環(huán)節(jié)。優(yōu)化后的菱形算法流程如圖3所示。

圖3 優(yōu)化算法流程圖

2 對DSP數(shù)據(jù)搬移的優(yōu)化

視頻編碼需要處理較大的數(shù)據(jù)量，如一幀CIF格式的YUV數(shù)據(jù)約有150K，而 H.264除了要存儲當前幀的信息外還必須存儲重建幀和參考幀的信息，為此必須使用DM6446的片外存儲器，即DDR。但是DSP的CPU對不同存儲器的訪問速度是不一樣的，訪問速度最快的是離DSP核最近的L1P和L1D，其次是二級緩存L2，訪問速度最慢的是DSP的片外存儲器。DSP對不同存儲器的訪問速度相差數(shù)倍。為了提高編碼器的運行效率，節(jié)省DSP核對各個模塊訪問所消耗的時鐘周期，需要啟用DSP的DMA作為數(shù)據(jù)在兩個存儲器之間的傳輸通路。DMA的特點是可以在不需要CPU干預的情況下，在后臺執(zhí)行數(shù)據(jù)的高速傳輸，能夠有效減輕CPU的負荷。

C64x+在外部存儲器與內(nèi)部存儲器之間的數(shù)據(jù)傳遞可以通過增強型DMA(EDMA)實現(xiàn)。EDMA傳輸?shù)陌l(fā)起方式有3種，包括手動觸發(fā)方式、外設(shè)事件發(fā)起方式及QDMA模式。在編碼算法中，每處理完一組宏塊就要向CPU提出DMA傳輸申請，因此采用QDMA模式的傳輸發(fā)起方式更適用于編碼算法。

DSP核對兩級內(nèi)部存儲器L1和L2的訪問速度也不同，如果將外部存儲器的數(shù)據(jù)直接通過EDMA傳入L1D和L1P，這樣的傳輸方式雖然較快，但需要分配比較大的L1 SRAM，這意味著L1的Cache就會變小，過小的L1 Cache會影響L2和外部內(nèi)存中的代碼和數(shù)據(jù)的效率。出于上述考慮，可以將L2作為L1與外部存儲器之間的數(shù)據(jù)過渡區(qū)。L1和L2之間的數(shù)據(jù)傳遞采用 C64x+新引入的IDMA，其原理跟EDMA相似，實現(xiàn)兩個內(nèi)部存儲器的高速數(shù)據(jù)傳遞。

為了使EDMA可以不間斷的實現(xiàn)數(shù)據(jù)的搬移，本設(shè)計采用了二級乒乓傳輸?shù)姆绞剑紫仍贚1 SRAM和L2 SRAM中開辟兩個緩沖區(qū)，CPU在處理一個當前宏塊組數(shù)據(jù)之前先處理EDMA和IDMA的傳輸申請，當CPU編碼完一個宏塊組時，IDMA已將數(shù)據(jù)搬移至離核最近的L1緩沖區(qū)，當CPU繼續(xù)處理下一個宏塊組前再次處理EDMA和IDMA的傳輸申請。如此以乒乓傳遞的方式搬移數(shù)據(jù)可以保證CPU處理數(shù)據(jù)時最短的等待時間。

優(yōu)化結(jié)果及分析

表2為優(yōu)化前后的H.264編碼器對3個測試序列在DM6446上編碼后的結(jié)果比較。在表2中，優(yōu)化后的幀頻率比優(yōu)化前有了較大幅度的提高，這是由于對編碼器的運動估計模塊進行優(yōu)化后，有效減少了這一模塊所消耗的時鐘周期。而對DSP數(shù)據(jù)搬移方式的優(yōu)化，減少了DSP核等待數(shù)據(jù)搬入所消耗的時鐘周期。表2中，PSNR的值在優(yōu)化前后并沒有明顯變化，說明優(yōu)化后編碼質(zhì)量未受大的影響。