益華宣布經(jīng)過廣泛的基準(zhǔn)測試后，聯(lián)華電子已經(jīng)采用Cadence設(shè)計(jì)中(In-design)與signoff DFM(Design-for-manufacturing)流程，執(zhí)行28奈米(nm)制程設(shè)計(jì)的實(shí)體signoff與電子變異性最佳化。這個(gè)流程解決隨機(jī)與系統(tǒng)良率問題，為客戶提供另一個(gè)通過晶圓廠驗(yàn)證的28奈米制程設(shè)計(jì)流程。這些新流程是與聯(lián)華電子合作開發(fā)的，融合DFM預(yù)防、分析和signoff功能，包括Cadence Litho Physical Analyzer (LPA)、Cadence Pattern Analysis、Cadence Litho Electrical Analyzer(LEA)和Cadence Chemical-Mechanical Polishing Predictor(CCP)技術(shù)。
益華晶片實(shí)現(xiàn)事業(yè)群晶片Signoff與驗(yàn)證副總裁Anirudh Devgan表示，在先進(jìn)制程，試產(chǎn)之前預(yù)防可能的DFM熱點(diǎn)與良率限制因素是非常重要的，才能夠?qū)崿F(xiàn)一次就成功(first-silicon success)與最高晶片良率。益華與聯(lián)電緊密合作，不斷地投資于能夠強(qiáng)化益華sign-off技術(shù)，例如為現(xiàn)在與未來制程提供具備DFM意識的設(shè)計(jì)實(shí)現(xiàn)流程。

在28奈米和以下制程，精準(zhǔn)地預(yù)測和自動修正DFM「熱點(diǎn)」以縮短達(dá)成高良率目標(biāo)所需的時(shí)間(Time-to-yield)非常關(guān)鍵。聯(lián)電加入Cadence DFM解決方案上進(jìn)行標(biāo)準(zhǔn)化的陣容，大幅提高客戶的生產(chǎn)力與良率。DFM signoff技術(shù)緊密地整合到Encounter數(shù)位與Cadence Virtuoso客制/類比設(shè)計(jì)實(shí)現(xiàn)與sign-off解決方案中。這套解決方案為客戶提供「一次設(shè)計(jì)即正確(correct-by-design)」的功能，建立微影、CMP和布局依賴效應(yīng)之實(shí)體與參數(shù)影響的模型并加以分析，然后使設(shè)計(jì)實(shí)現(xiàn)最佳化，以紓解設(shè)計(jì)上的實(shí)體與電子變異，讓使用者能夠達(dá)到自己的量產(chǎn)前置時(shí)間(Time-to-volume)目標(biāo)。

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