益華計(jì)算機(jī)(Cadence)宣布，TLM (transaction-level modeling)導(dǎo)向設(shè)計(jì)與驗(yàn)證、3D IC設(shè)計(jì)實(shí)現(xiàn)以及整合DFM等先進(jìn)CadenceR設(shè)計(jì)技術(shù)與流程，已經(jīng)融入臺積電設(shè)計(jì)參考流程11.0版中。

Cadence的技術(shù)有助于28奈米TLM到GDSII進(jìn)行復(fù)雜的芯片設(shè)計(jì)、設(shè)計(jì)實(shí)現(xiàn)、驗(yàn)證與簽核(signoff)。Cadence針對臺積電設(shè)計(jì)參考流程的擴(kuò)增部分，在最短的設(shè)計(jì)時程下，實(shí)現(xiàn)復(fù)雜的高效能、低功耗、混合訊號芯片，更支持了Cadence提出的EDA360策略。Cadence支持嶄新的設(shè)計(jì)參考流程，即是為實(shí)現(xiàn)EDA360產(chǎn)業(yè)新愿景，而完成最新里程碑的展現(xiàn)。Cadence與臺積電的合作，使雙方轉(zhuǎn)移到更高階的萃取與先進(jìn)制程，同時并降低開發(fā)成本。

臺積電營銷處資深處長莊少特表示，臺積電設(shè)計(jì)參考流程11.0版添加了Cadence軟件工具與解決方案，藉由ESL設(shè)計(jì)與驗(yàn)證以及3D IC整合成為主流制程的一環(huán)，廣泛地解決重要的設(shè)計(jì)議題，更提高了設(shè)計(jì)生產(chǎn)力。

獨(dú)特的Cadence ECO (engineering change order)功能能避免不必要的反復(fù)作業(yè)，實(shí)現(xiàn)更快速的上市時程。3D IC設(shè)計(jì)功能則是在設(shè)計(jì)實(shí)現(xiàn)階段，就能夠協(xié)助設(shè)計(jì)決策，確保封裝階段的最佳效能與功耗trade-off。由于DFM設(shè)計(jì)解決方案整合到設(shè)計(jì)實(shí)? {工具中，設(shè)計(jì)人員能夠高枕無憂地完成自己的區(qū)塊或芯片層設(shè)計(jì)，達(dá)成量產(chǎn)時程的目標(biāo)。

Cadence資深副總裁兼策略長黃小立表示，藉由全新的設(shè)計(jì)參考流程，Cadence與臺積電共同以這項(xiàng)重要的技術(shù)創(chuàng)新與方法，以完整、可預(yù)測的流程，幫助系統(tǒng)至芯片實(shí)現(xiàn) (System to Silicon Realization) 產(chǎn)業(yè)新境界的實(shí)現(xiàn)。