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臺積電采用TLM導向設計與驗證、3D IC設計與完善整合DFM功能

時間：2010-06-21 08:42:00
關鍵字： IC設計    臺積電    DFM    LM   
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[導讀]益華計算機(Cadence)宣布，TLM (transaction-level modeling)導向設計與驗證、3D IC設計實現(xiàn)以及整合DFM等先進CadenceR設計技術與流程，已經(jīng)融入臺積電設計參考流程11.0版中。 Cadence的技術有助于28奈米TLM到GD

益華計算機(Cadence)宣布，TLM (transaction-level modeling)導向設計與驗證、3D IC設計實現(xiàn)以及整合DFM等先進CadenceR設計技術與流程，已經(jīng)融入臺積電設計參考流程11.0版中。

Cadence的技術有助于28奈米TLM到GDSII進行復雜的芯片設計、設計實現(xiàn)、驗證與簽核(signoff)。Cadence針對臺積電設計參考流程的擴增部分，在最短的設計時程下，實現(xiàn)復雜的高效能、低功耗、混合訊號芯片，更支持了Cadence提出的EDA360策略。Cadence支持嶄新的設計參考流程，即是為實現(xiàn)EDA360產(chǎn)業(yè)新愿景，而完成最新里程碑的展現(xiàn)。Cadence與臺積電的合作，使雙方轉移到更高階的萃取與先進制程，同時并降低開發(fā)成本。

臺積電營銷處資深處長莊少特表示，臺積電設計參考流程11.0版添加了Cadence軟件工具與解決方案，藉由ESL設計與驗證以及3D IC整合成為主流制程的一環(huán)，廣泛地解決重要的設計議題，更提高了設計生產(chǎn)力。

獨特的Cadence ECO (engineering change order)功能能避免不必要的反復作業(yè)，實現(xiàn)更快速的上市時程。3D IC設計功能則是在設計實現(xiàn)階段，就能夠協(xié)助設計決策，確保封裝階段的最佳效能與功耗trade-off。由于DFM設計解決方案整合到設計實? {工具中，設計人員能夠高枕無憂地完成自己的區(qū)塊或芯片層設計，達成量產(chǎn)時程的目標。

Cadence資深副總裁兼策略長黃小立表示，藉由全新的設計參考流程，Cadence與臺積電共同以這項重要的技術創(chuàng)新與方法，以完整、可預測的流程，幫助系統(tǒng)至芯片實現(xiàn) (System to Silicon Realization) 產(chǎn)業(yè)新境界的實現(xiàn)。



來源：Digitimes

作者：zhaobin

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