聯(lián)電公布技術發(fā)展圖 質疑450mm晶圓可行性
在設計自動化會議（DesignAutomationConference，DAC）上，臺灣代工廠商聯(lián)電（UMC）公布了公司的工藝發(fā)展路線圖，并宣布與EDA">EDA領域形成聯(lián)盟關系。
與代工龍頭廠商臺積電（TSMC）不同，全球第二大代工廠商聯(lián)電（UMC）表示，不開發(fā)下一代450mm晶圓技術。
聯(lián)電的65nm技術已啟動了一段時間，公司將立即進入45nm和40nm節(jié)點。其競爭對手臺積電也正在將高k金屬柵方案用于32nm節(jié)點。
聯(lián)電的45/40nm工藝采用多層金屬、銅互連和超低k介質等技術。在該節(jié)點，k系數(shù)約為2.5，而65nm節(jié)點上該數(shù)字為3.0。
同時聯(lián)電將采用沉浸式光刻技術。45/40nm工藝預計在今年底進入初產(chǎn)階段。
聯(lián)電在32nm節(jié)點的研發(fā)上也從未停下腳步，預計將在2010年底發(fā)布，該工藝將采用高k金屬柵技術。聯(lián)電拒絕透露詳細信息。
聯(lián)電預計將在Fab12300mm工廠投入45/40nm工藝，該工廠位于臺灣臺南。從目前來看，聯(lián)電還為推進450mm晶圓廠，而其競爭對手臺積電，以及英特爾和三星正在推行450mm晶圓廠，預計將在2012年完成。
“目前，450mm還不是一項激動人心的技術。”聯(lián)電副總裁李俊（LeeChung）說道，“在300mm技術中，還有許多改善生產(chǎn)效率的事情可以做。”
當被問及是否認為450mm會在2012年出現(xiàn)時，李俊說道：“我不相信。”他表示，真正面臨挑戰(zhàn)的是設備制造商，他們對進入450mm世代沒有太大的興趣。
聯(lián)電還公布了一些和EDA">EDA廠商聯(lián)盟的策略。Cadence和聯(lián)電公布了基于CommonPowerFormat的低功耗設計參考流程，針對聯(lián)電的65nm工藝。
Synopsys和聯(lián)電也發(fā)布了低功耗設計參考流程，支持聯(lián)電的65nm工藝。新流程包括基于UnifiedPowerFormat標準的RTL-to-GDSII設計功能。
Magma和聯(lián)電也公布了基于聯(lián)電65nm工藝庫的低功耗RTL-to-GDSII設計流程。
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