此次推出ASIC級可編程架構(gòu)的大背景在于，隨著需要極高數(shù)據(jù)速率的400G OTN、LTE/LTE-A、4K2K和8K視頻處理、以及數(shù)字陣列雷達等新生代系統(tǒng)的不斷涌現(xiàn)，時鐘歪斜、大量總線布置以及系統(tǒng)功耗管理方面的挑戰(zhàn)將會達到令人生畏的程度?！耙坏┮詳?shù)Gbps速度傳輸?shù)拇袛?shù)據(jù)流進入芯片，就必須扇出(Fan Out)，以便與片上資源的數(shù)據(jù)流、路由和處理能力相匹配?！睖⑷苏f。因此，實現(xiàn)上述要求的必要條件并非僅是改善單個器件性能，或增加模塊數(shù)量這么簡單，而是要從根本上提高通信、時鐘、關鍵路徑以及互聯(lián)性能，以滿足這些高性能應用對海量數(shù)據(jù)流和智能數(shù)據(jù)包、DSP或圖像處理等的要求。

此次賽靈思將精力重點放在了解和滿足新一代應用對于海量數(shù)據(jù)流、多Gb智能包處理、多Tb吞吐量以及低時延方面的要求。最新開發(fā)的UltraScale架構(gòu)能從20nm平面FET結(jié)構(gòu)擴展至16nm鰭式FET晶體管技術甚至更高的技術，同時還能從單芯片擴展到3D IC。據(jù)稱，它不僅能解決系統(tǒng)總吞吐量擴展和時延方面的局限性，還能直接應對先進工藝節(jié)點上的頭號系統(tǒng)性能瓶頸—互聯(lián)問題。

源于其中包含眾多ASIC要素，賽靈思將UltraScale稱為ASIC級可編程架構(gòu)。例如，針對海量數(shù)據(jù)流而優(yōu)化的寬總線支持多兆位(multi-terabit)吞吐量;多區(qū)域類似ASIC的時鐘、電源管理和下一代安全性;高度優(yōu)化的關鍵路徑和內(nèi)置的高速存儲器串聯(lián)，消除DSP和包處理的瓶頸;二代3D IC系統(tǒng)集成芯片間帶寬的步進功能;高I/O和存儲器帶寬，提供動態(tài)時延縮短和3D IC寬存儲器優(yōu)化接口;Vivado工具消除布線擁堵和協(xié)同優(yōu)化，器件利用率超過90%等。

與前幾代可編程邏輯器件所采用的時鐘方案完全不同，Xilinx在UltraScale架構(gòu)中加入了類似ASIC時鐘功能，不但消除了放置方面的眾多限制，還能夠在系統(tǒng)設計中實現(xiàn)大量獨立的高性能低歪斜時鐘資源，而這正是新一代應用的關鍵要求之一。

提高布線率，為UltraScale架構(gòu)引入類似高速公路設計中的快速通道理念，以緩解數(shù)據(jù)擁塞問題，則是本次發(fā)布的另一大亮點。這些新增的快速通道可供附近的邏輯單元之間傳輸數(shù)據(jù)，盡管這些單元并不一定相鄰，但它們?nèi)酝ㄟ^特定的設計實現(xiàn)了邏輯上連接。這樣，通過UltraScale架構(gòu)提供的高布線效率，就能夠使可管理的數(shù)據(jù)量呈指數(shù)級上升。這意味著，只要設計合適，布局布線就沒有問題。器件利用率將有望達到90%以上，且不降低性能或增加系統(tǒng)時延。

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賽靈思設計UltraScale架構(gòu)還有另一個目的，就是充分利用繼20 SoC之后的工藝節(jié)點16nm FinFET所提供的更高性能、容量和節(jié)電性能。另外，在賽靈思“FinFast”開發(fā)計劃的支持下，賽靈思UltraScale架構(gòu)和Vivado設計套件針對臺積電16nm FinFET工藝技術進行了協(xié)同優(yōu)化。這樣，賽靈思與臺積電將于2014年推出第二代UltraScale All Programmable器件芯片。

支持UltraScale架構(gòu)FPGA的Vivado設計套件早期試用版現(xiàn)已開始供貨，首批UltraScale器件將于2013年第四季度開始發(fā)貨。今后，對于20nm和16nm工藝，相應的器件命名方式將更改為Kintex UltraScale、Virtex UltraScale和Zynq UltraScale SoC，應用目標鎖定256通道超聲、超高清視頻處理、400G OTN交換、4X4混合模式無線電、ASIC原型設計等新興領域。