CPLD
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CPLD(Complex Programmable Logic Device)復(fù)雜可編程邏輯器件，是從PAL和GAL器件發(fā)展出來(lái)的器件，相對(duì)而言規(guī)模大，結(jié)構(gòu)復(fù)雜，屬于大規(guī)模集成電路范圍。是一種用戶根據(jù)各自需要而自行構(gòu)造邏輯功能的數(shù)字集成電路。其基本設(shè)計(jì)方法是借助集成開(kāi)發(fā)軟件平臺(tái)，用原理圖、硬件描述語(yǔ)言等方法，生成相應(yīng)的目標(biāo)文件，通過(guò)下載電纜（“在系統(tǒng)”編程）將代碼傳送到目標(biāo)芯片中，實(shí)現(xiàn)設(shè)計(jì)的數(shù)字系統(tǒng)。
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用CPLD實(shí)現(xiàn)DSP與PLX9054之間的連接
介紹了利用CPLD實(shí)現(xiàn)DSP芯片TMS320C6711b和PCI橋芯片PLX9054之間高速數(shù)據(jù)傳輸?shù)南到y(tǒng)設(shè)計(jì)方法，并給出了相應(yīng)的系統(tǒng)設(shè)計(jì)原理圖，同時(shí)對(duì)該系統(tǒng)的性能進(jìn)行了分析。
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CPLD在多路高速同步數(shù)據(jù)采集系統(tǒng)中的應(yīng)用
CPLD在多路高速同步數(shù)據(jù)采集系統(tǒng)中的應(yīng)用
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I2C器件接口IP核的CPLD設(shè)計(jì)
根據(jù)單片機(jī)I2C串行擴(kuò)展的特點(diǎn)，在EDA軟件MaxplusII的環(huán)境下，利用AHDL語(yǔ)言，建立IP核。
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Cypress提升Warp® CPLD開(kāi)發(fā)工具的運(yùn)行時(shí)間和支持能力
最新版本的Warp®設(shè)計(jì)工具及設(shè)計(jì)環(huán)境。隨著性能的提升
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呵呵，圖形只是方便設(shè)計(jì)的轉(zhuǎn)移
比方說(shuō)移植困難，比方說(shuō)可閱讀性差
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創(chuàng)業(yè):感覺(jué)很難，象很多前輩說(shuō)的一樣
好久沒(méi)有上21 IC了。一上來(lái)就看到這么多的留言，很是感激！
