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應(yīng)用PCI 9656的數(shù)據(jù)接收卡設(shè)計
文章簡述了PCI 9656的主要功能，介紹了一種應(yīng)用PCI 9656的CompactPCI數(shù)據(jù)接收卡設(shè)計。設(shè)計中采用MAXII系列CPLD建立了PCI 9656與FIFO間的數(shù)據(jù)通道，可滿足高速數(shù)據(jù)傳輸?shù)囊蟆?/p>
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FPGA中軟FIFO設(shè)計和實現(xiàn)
異步FIFO是一種在電子系統(tǒng)中得到廣泛應(yīng)用的器件，文中介紹了一種基于FPGA的異步FIFO設(shè)計方法。使用這種方法可以設(shè)計出高速、高可靠的異步FIFO。
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FPGA中軟FIFO設(shè)計和實現(xiàn)
異步FIFO是一種在電子系統(tǒng)中得到廣泛應(yīng)用的器件，文中介紹了一種基于FPGA的異步FIFO設(shè)計方法。使用這種方法可以設(shè)計出高速、高可靠的異步FIFO。
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基于FPGA的基音檢測算法的設(shè)計與實現(xiàn)
將FPGA應(yīng)用在數(shù)字信號處理的主流技術(shù)DSP中是Altera推廣的重要應(yīng)用之一，本文依據(jù)Altera提出的基于FPGA的DSP解決方案，按照面向系統(tǒng)級和算法級的硬件設(shè)計思路
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基于FPGA的基音檢測算法的設(shè)計與實現(xiàn)
將FPGA應(yīng)用在數(shù)字信號處理的主流技術(shù)DSP中是Altera推廣的重要應(yīng)用之一，本文依據(jù)Altera提出的基于FPGA的DSP解決方案，按照面向系統(tǒng)級和算法級的硬件設(shè)計思路
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基于FPGA的基音檢測算法的設(shè)計與實現(xiàn)
基于FPGA的基音檢測算法的設(shè)計與實現(xiàn)
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一種基于A／D和DSP的高速數(shù)據(jù)采集技術(shù)
本文介紹一種基于A/D和DSP的中頻信號采集技術(shù)；給出數(shù)據(jù)采集系統(tǒng)的原理和框圖，并對A／D與DSP的接口電路進行分析。用FIFO作為兩者之間的接口效果很好；DSP通過CPLD對采樣時序進行控制，可增強系統(tǒng)的靈活性。
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一種基于A／D和DSP的高速數(shù)據(jù)采集技術(shù)
本文介紹一種基于A/D和DSP的中頻信號采集技術(shù)；給出數(shù)據(jù)采集系統(tǒng)的原理和框圖，并對A／D與DSP的接口電路進行分析。用FIFO作為兩者之間的接口效果很好；DSP通過CPLD對采樣時序進行控制，可增強系統(tǒng)的靈活性。
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基于SRAM和DRAM結(jié)構(gòu)的大容量FIFO的設(shè)計
分別基于Hynix公司的SRAM HY64UDl6322A和DRAM HY57V281620E，介紹了采用兩種不同的RAM結(jié)構(gòu)，通過CPLD來設(shè)計并實現(xiàn)大容量FIFO的方法。
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用FIFO實現(xiàn)A／D與ARM處理器的接口
介紹如何利用FIFO芯片CY7C4255V實現(xiàn)高速高精度模／數(shù)轉(zhuǎn)換器AD767l與LPC2200系列ARM處理器的接口。
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核心路由器中多端口線卡調(diào)度的設(shè)計與實現(xiàn)
本文對ATM多端口線卡輸入和輸出兩個流向上的數(shù)據(jù)包調(diào)度進行了研究，提出了一種具有一定通用性的多端口線卡調(diào)度策略的設(shè)計實現(xiàn)方案。
