FIFO

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DSP和FPGA在圖像傳輸系統(tǒng)中的應(yīng)用和實現(xiàn)

摘要：本文重點介紹基于DSP和FPGA、采用中頻數(shù)字化方法，以及QPSK擴頻調(diào)制技術(shù)來實現(xiàn)圖像的無線傳輸。對擴頻通信系統(tǒng)的同步問題提出了一種實現(xiàn)方法，并給出了部分實驗結(jié)果。關(guān)鍵詞：圖像傳輸；擴頻通信；同步；FP

電子設(shè)計自動化
2011-05-26

DSP FPGA 圖像傳輸系統(tǒng) FIFO
基于STM32的數(shù)字示波器設(shè)計與實現(xiàn)

摘要：為實現(xiàn)一個高采樣率，寬頻帶的便攜式數(shù)字存儲示波器，設(shè)計了以STM32為控制核心的數(shù)字示波器。硬件平臺主要采用了AD8260數(shù)字程控增益放大器作為前端信號調(diào)理電路，ADS830高速寬帶模數(shù)轉(zhuǎn)換器和IDT7204高速緩存作

測試測量
2011-05-24

STM32 數(shù)字示波器 BSP FIFO
DSP和FPGA在圖像傳輸系統(tǒng)中的應(yīng)用和實現(xiàn)

摘要：本文重點介紹基于DSP和FPGA、采用中頻數(shù)字化方法，以及QPSK擴頻調(diào)制技術(shù)來實現(xiàn)圖像的無線傳輸。對擴頻通信系統(tǒng)的同步問題提出了一種實現(xiàn)方法，并給出了部分實驗結(jié)果。關(guān)鍵詞：圖像傳輸；擴頻通信；同步；FP

數(shù)字電源
2011-05-24

DSP FPGA 圖像傳輸系統(tǒng) FIFO
基于EPM7128設(shè)計的數(shù)據(jù)合并轉(zhuǎn)換器

數(shù)據(jù)交換機的傳送速率很高，當其和串行口通信時，在發(fā)送前把數(shù)據(jù)分為兩部分分別發(fā)送到串行口，然后經(jīng)過數(shù)據(jù)合并轉(zhuǎn)換器把各個串行口的數(shù)據(jù)合并在一起并轉(zhuǎn)換成PCM流。本文介紹了基于CPLD芯片EPM7128設(shè)計的數(shù)據(jù)合并轉(zhuǎn)換

通信技術(shù)
2011-05-17

轉(zhuǎn)換器 FRAM COM FIFO
一種基于PCI總線的反射內(nèi)存卡設(shè)計

本文介紹了一種基于PCI 總線的反射內(nèi)存卡的設(shè)計方法。給出了硬件電路設(shè)計，在FPGA 內(nèi)完成數(shù)據(jù)緩存FIFO 及其控制器、SDRAM 控制器和編解碼控制器的設(shè)計，結(jié)構(gòu)清晰，集成度高; 介紹了驅(qū)動程序的設(shè)計，提供了應(yīng)用程序接口; 采用三塊反射內(nèi)存卡搭建了驗證系統(tǒng)，實驗證明該反射內(nèi)存樣卡功能正常，工作穩(wěn)定。

模擬
2011-05-05

節(jié)點反射內(nèi)存卡 PCI總線 FIFO
基于 DSP-dMAX 的嵌入式 FIFO 數(shù)據(jù)傳輸系統(tǒng)設(shè)計

本文介紹了基于C6727B的dMAX的基本結(jié)構(gòu)以及基于dMAX的嵌入式FIFO軟硬件設(shè)計，設(shè)置通用GPIO引腳作為中斷，為了加快FIFO的傳輸速率，使用突發(fā)讀寫方式進行數(shù)據(jù)傳輸。嵌入式FIFO的實現(xiàn)，使得DSP和外部設(shè)備的通信更加方便和快捷，而且不需要CPU的參與，減輕了CPU的負擔，CPU可以專注于復(fù)雜的算法處理。

數(shù)字電源
2011-05-01

嵌入式 DMA DSP FIFO
基于 DSP-dMAX 的嵌入式 FIFO 數(shù)據(jù)傳輸系統(tǒng)設(shè)計

基于 DSP-dMAX 的嵌入式 FIFO 數(shù)據(jù)傳輸系統(tǒng)設(shè)計

嵌入式教程
2011-05-01

嵌入式 DMA DSP FIFO
一種高速數(shù)據(jù)采集卡的設(shè)計與實現(xiàn)

摘要：為了實現(xiàn)對武器系統(tǒng)模擬信號的采集和數(shù)據(jù)分析，根據(jù)PC／104總線的數(shù)據(jù)采集系統(tǒng)的設(shè)計思想，數(shù)據(jù)采集卡以A／D轉(zhuǎn)換器、CPLD和FIFO相結(jié)合來實現(xiàn)信號的連續(xù)采集與數(shù)據(jù)傳輸?shù)目刂?。A／D轉(zhuǎn)換器實現(xiàn)信號的采樣保持和模

測試測量
2011-03-16

高速數(shù)據(jù)采集卡 CPLD BSP FIFO
基于FPGA的數(shù)字示波器

摘要：提出一種基于FPGA的簡易數(shù)字示波器設(shè)計方法，硬件上采用以Altera公司的EP2C8Q208CN現(xiàn)場可編程門陣列芯片作為核心器件，同時結(jié)合FPGA和NIOS軟核的優(yōu)勢，設(shè)計高效的片上可編程系統(tǒng)(SoPC)對高速A／D所采集的數(shù)據(jù)進

電子設(shè)計自動化
2011-03-07

數(shù)字示波器 BSP FPGA FIFO
基于FPGA的數(shù)字示波器

基于FPGA的數(shù)字示波器

嵌入式軟件
2011-03-04

數(shù)字示波器 BSP FPGA FIFO
基于SOPC的自定義外設(shè)FIFO

摘要：以Altera公司的FPGA芯片EP2C20Q208C8為例，詳細介紹了在QuartusII 7．2的環(huán)境下，用SOPC Builder構(gòu)建Nios軟核時，自定義FIFO接口元件的方法。通過將采集到的電壓信號，在數(shù)碼管上顯示的實驗，實現(xiàn)FIFO寄存器與

測試測量
2011-01-11

元件 SOPC BSP FIFO
基于SOPC的自定義外設(shè)FIFO

基于SOPC的自定義外設(shè)FIFO

嵌入式軟件
2011-01-09

元件 SOPC BSP FIFO
基于A/D和DSP的高速數(shù)據(jù)采集技術(shù)

中頻信號分為和差兩路,高速A／D與DSP組成的數(shù)據(jù)采集系統(tǒng)要分別對這兩路信號進行采集。對于兩路數(shù)據(jù)采集電路,A／D與DSP的接口連接是一樣的。兩個A／D同時將和路與差路信號采樣,并分別送入兩個FIFO;DSP分時從兩個FIFO中

測試測量
2011-01-02

高速數(shù)據(jù)采集 A/D DSP FIFO
基于A/D和DSP的高速數(shù)據(jù)采集技術(shù)

中頻信號分為和差兩路,高速A／D與DSP組成的數(shù)據(jù)采集系統(tǒng)要分別對這兩路信號進行采集。對于兩路數(shù)據(jù)采集電路,A／D與DSP的接口連接是一樣的。兩個A／D同時將和路與差路信號采樣,并分別送入兩個FIFO;DSP分時從兩個FIFO中

數(shù)字電源
2010-12-31

高速數(shù)據(jù)采集 A/D DSP FIFO
基于FPGA+DSP技術(shù)的Bayer格式圖像預(yù)處理

提出一種針對CMOS圖像傳感器采集的Bayer格式圖像預(yù)處理系統(tǒng)，與傳統(tǒng)的DSP圖像處理系統(tǒng)相比，該系統(tǒng)利用Spartan-3系列的XC3S1 500和TMS320DM642型DSP相結(jié)合實現(xiàn)圖像捕獲、圖像預(yù)處理等功能，采用支持USB2．O的CY7C68013將圖像信息傳送給上位機。在FPGA中采用雙線性插值法將CMOS圖像傳感器采集的Bayer格式圖像數(shù)據(jù)轉(zhuǎn)換為RGB格式圖像數(shù)據(jù)，并轉(zhuǎn)換成Y亮度信號。實驗結(jié)果表明，該系統(tǒng)能處理分辨率達500萬像素的Bayer圖像，并最終以20 Mb／s的帶寬將亮度信號傳輸給上位機，縮短了開發(fā)周期，提高了圖像處理的實時性。

電子設(shè)計自動化
2010-12-19

BSP DSP技術(shù) FPGA FIFO
基于FPGA+DSP技術(shù)的Bayer格式圖像預(yù)處理

提出一種針對CMOS圖像傳感器采集的Bayer格式圖像預(yù)處理系統(tǒng)，與傳統(tǒng)的DSP圖像處理系統(tǒng)相比，該系統(tǒng)利用Spartan-3系列的XC3S1 500和TMS320DM642型DSP相結(jié)合實現(xiàn)圖像捕獲、圖像預(yù)處理等功能，采用支持USB2．O的CY7C68013將圖像信息傳送給上位機。在FPGA中采用雙線性插值法將CMOS圖像傳感器采集的Bayer格式圖像數(shù)據(jù)轉(zhuǎn)換為RGB格式圖像數(shù)據(jù)，并轉(zhuǎn)換成Y亮度信號。實驗結(jié)果表明，該系統(tǒng)能處理分辨率達500萬像素的Bayer圖像，并最終以20 Mb／s的帶寬將亮度信號傳

數(shù)字電源
2010-12-17

BSP DSP技術(shù) FPGA FIFO
基于FPGA+DSP技術(shù)的Bayer格式圖像預(yù)處理

基于FPGA+DSP技術(shù)的Bayer格式圖像預(yù)處理

嵌入式軟件
2010-12-17

BSP DSP技術(shù) FPGA FIFO
FPGA/CPLD設(shè)計思想與技巧

FPGA/CPLD設(shè)計思想與技巧

嵌入式教程
2010-11-07

串并轉(zhuǎn)換數(shù)據(jù)接口 FPGA/CPLD FIFO
基于SERDES收發(fā)器和CPRI的電信系統(tǒng)低延遲變化設(shè)計

　　本文討論利用帶嵌入式SERDES收發(fā)器和CPRI鏈路IP內(nèi)核的低成本FPGA，來實現(xiàn)電信系統(tǒng)低延遲變化設(shè)計的考慮因素。　　無線電信設(shè)備制造商正受到以更小體積、更低功耗、更低制造成本來布署基站架構(gòu)的壓力。當通過WiMa

數(shù)字電源
2010-10-10

電信收發(fā)器 SERDES FIFO
基于SERDES收發(fā)器和CPRI的電信系統(tǒng)低延遲變化設(shè)計

基于SERDES收發(fā)器和CPRI的電信系統(tǒng)低延遲變化設(shè)計

嵌入式教程
2010-10-10

電信收發(fā)器 SERDES FIFO

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FIFO

DSP和FPGA在圖像傳輸系統(tǒng)中的應(yīng)用和實現(xiàn)

基于STM32的數(shù)字示波器設(shè)計與實現(xiàn)

DSP和FPGA在圖像傳輸系統(tǒng)中的應(yīng)用和實現(xiàn)

基于EPM7128設(shè)計的數(shù)據(jù)合并轉(zhuǎn)換器

一種基于PCI總線的反射內(nèi)存卡設(shè)計

基于 DSP-dMAX 的嵌入式 FIFO 數(shù)據(jù)傳輸系統(tǒng)設(shè)計

基于 DSP-dMAX 的嵌入式 FIFO 數(shù)據(jù)傳輸系統(tǒng)設(shè)計

一種高速數(shù)據(jù)采集卡的設(shè)計與實現(xiàn)

基于FPGA的數(shù)字示波器

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基于SOPC的自定義外設(shè)FIFO

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基于A/D和DSP的高速數(shù)據(jù)采集技術(shù)

基于A/D和DSP的高速數(shù)據(jù)采集技術(shù)

基于FPGA+DSP技術(shù)的Bayer格式圖像預(yù)處理

基于FPGA+DSP技術(shù)的Bayer格式圖像預(yù)處理

基于FPGA+DSP技術(shù)的Bayer格式圖像預(yù)處理

FPGA/CPLD設(shè)計思想與技巧

基于SERDES收發(fā)器和CPRI的電信系統(tǒng)低延遲變化設(shè)計

基于SERDES收發(fā)器和CPRI的電信系統(tǒng)低延遲變化設(shè)計

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