在使用lattice domiand時(shí)，出現(xiàn)了下面示圖現(xiàn)象，一個(gè)輸入信號(hào)總是出現(xiàn)在unconnected欄里，也即意味著你不能綁定管腳。

logical net 'clkin' has no load.

input pad net has no legal load.

雖然是警告，但是這樣你的功能就無法正常的測(cè)試實(shí)現(xiàn)了。

經(jīng)過幾次的反復(fù)檢查代碼，并沒有發(fā)現(xiàn)這個(gè)管腳的代碼有邏輯問題，或有被優(yōu)化的問題。

最后才發(fā)現(xiàn)，我的代碼使生成的sch文件在原理圖中進(jìn)行線互聯(lián)的。包含這個(gè)信號(hào)cin的模塊管腳并不是所有的都畫了input/output端子。而問題就是出在這兒?。?！

因?yàn)楸热缯f你只連接了input，在綜合時(shí)，編譯器會(huì)檢查輸入輸出，當(dāng)在這個(gè)模塊時(shí)，只檢測(cè)到輸入，而沒有輸出，編程器默認(rèn)為將無用的輸入管腳干掉了，所以你那個(gè)信號(hào)腳就變?yōu)榱藆nconnected了。

所以要確保你的所有管腳一定要有連接，除非你非?？隙莻€(gè)未連接的管腳對(duì)邏輯優(yōu)化沒影響。