根據(jù)臺積電之前的消息，3nm節(jié)點上至少有5代衍生版工藝，分別是N3、N3P、N3S、N3X及N3E，其中N3工藝是最早量產(chǎn)的，但是這版工藝遭到客戶棄用，很大可能就放棄了，明年直接上N3E工藝。

對比N5工藝，N3功耗可降低約25-30%，性能可提升10-15%，晶體管密度提升約70%。

N3E在N3的基礎(chǔ)上提升性能、降低功耗、擴大應(yīng)用范圍，對比N5同等性能和密度下功耗降低34%、同等功耗和密度下性能提升18%，或者可以將晶體管密度提升60%，密度上甚至更低了一些。

考慮到近年來摩爾定律一直在放緩，70%左右的密度提升看起來還不錯，但這是臺積電公布的最好水平，指的是純邏輯芯片，SRAM緩存的密度就只有20%了，N3E還會更低。

然而20%的提升依然是理論上的美好，臺積電之前在IEDM會議上公布了更真實的數(shù)據(jù)，3nm工藝的SRAM緩存在晶體管密度上只比5nm高出5%，指標大幅縮水。

盡管3nm工藝還有10-15%的性能或者25-30%的功耗改進，但是這些指標顯然也是非常理想的情況，實際提升也會跟密度一樣存在縮水。