為現(xiàn)場(chǎng)可編程門陣列 (FPGA) 設(shè)計(jì)電源系統(tǒng)并非易事。FPGA 是高度可配置的半導(dǎo)體器件，用于一系列應(yīng)用和終端市場(chǎng)。常見(jiàn)的例子包括通信、汽車、工業(yè)、醫(yī)療、視頻和國(guó)防。由于它們是高度可配置的，因此可以在它們周圍放置各種組件以形成最終的系統(tǒng)設(shè)計(jì)。盡管潛在應(yīng)用和系統(tǒng)的列表可能無(wú)窮無(wú)盡，但所有設(shè)計(jì)的一個(gè)共同點(diǎn)是它們都需要電源。

為 FPGA 上電通常需要多個(gè)電壓軌。根據(jù)您的應(yīng)用，您的主要輸入電源可能來(lái)自背板、隔離電源、非隔離電源，甚至是電池。從這些主要輸入中，通常會(huì)生成一個(gè)中間直流電壓來(lái)為 FPGA 的主電源軌供電。這些中間電壓通常為 5 V 或 12 V DC。表 1 和表 2 列出了 FPGA 的一些典型電壓軌、電壓和容差。

確定每個(gè)軌的適當(dāng)電流水平可能是一項(xiàng)棘手的任務(wù)，因?yàn)殡娏鞯姆秶梢詮膸装俸涟驳?60 A 及以上。提前計(jì)劃可以避免過(guò)度設(shè)計(jì)(支付太多)或設(shè)計(jì)不足(必須重新設(shè)計(jì))電源軌的錯(cuò)誤。FPGA 供應(yīng)商提供了準(zhǔn)確的工具，可根據(jù)您使用 FPGA 的方式估算最壞情況下的功耗。

賽靈思功耗估算器( XPE)，如圖 1 所示，涵蓋了賽靈思 FPGA 的多個(gè)系列。在該工具中，您可以選擇您正在使用的確切部件并輸入您的時(shí)鐘和配置信息，以確定您的電源需求，并根據(jù)估計(jì)做出適當(dāng)?shù)脑O(shè)備選擇。

賽靈思 Zynq® UltraScale+? RFSoC 支持 -2 和 -1 速度等級(jí)，其中 -2E 器件性能最高。-2LE 和 -1LI 器件可以 0.85V 或 0.72V 的 VCCINT 電

壓工作，專為實(shí)現(xiàn)更低的最大靜態(tài)功耗而設(shè)計(jì)。使用以 VCCINT = 0.85V 工作的 -2LE 和 -1LI 器件時(shí)，L 器件的速度規(guī)格與 -2I 或 -1I 速度

等級(jí)相同。以 VCCINT = 0.72V 工作時(shí)，-2LE 和 -1LI 器件的性能以及靜態(tài)和動(dòng)態(tài)功耗都將下降。

DC 和 AC 特性按以下溫度范圍來(lái)指定：擴(kuò)展級(jí) (E)、工業(yè)級(jí) (I) 和軍工級(jí) (M)。除正常工作的溫度外或者除非另行說(shuō)明，否則特定速度等級(jí)

的所有 DC 和 AC 電氣參數(shù)都相同(即，-1 速度等級(jí)的擴(kuò)展級(jí)器件的時(shí)序特性與 -1 速度等級(jí)的工業(yè)級(jí)器件相同)。但在每個(gè)溫度范圍

內(nèi)，僅限選定的速度等級(jí)和/或器件才可用。

本數(shù)據(jù)手冊(cè)中的 XQ 參考信息僅適用于 XQ 加固型封裝中可用的器件。請(qǐng)參閱《軍用級(jí) UltraScale 架構(gòu)數(shù)據(jù)手冊(cè)：簡(jiǎn)介》 (DS895)，以獲

取有關(guān) XQ 軍用級(jí)器件編號(hào)、封裝和訂購(gòu)的更多信息。

所有供電電壓和結(jié)溫規(guī)格均代表最差情況下的規(guī)格。所含參數(shù)為常用設(shè)計(jì)和典型應(yīng)用的公用參數(shù)。

可編程電源指某些功能或參數(shù)可以通過(guò)計(jì)算機(jī)軟件編程進(jìn)行控制的電源。可編程電源的實(shí)現(xiàn)方法有很多種。其中，現(xiàn)場(chǎng)可編程門陣列(Field ProgrammableGate Array，F(xiàn)PGA)具有性能好，規(guī)模大，可重復(fù)編程，開(kāi)發(fā)投資小等優(yōu)點(diǎn)。隨著微電子技術(shù)的發(fā)展，F(xiàn)PGA的成本不斷下降，正逐漸成為各種電子產(chǎn)品不可或缺的重要部件。由于FPGA有著如此眾多的優(yōu)點(diǎn)，因此系統(tǒng)采用FPGA作為控制芯片，實(shí)現(xiàn)可編程電壓源系統(tǒng)，為需要可調(diào)電壓源的電子產(chǎn)品提供高精度、高可靠性的電壓。

1 系統(tǒng)設(shè)計(jì)

采用Altera公司Cyclone系列EP1C6Q240C8為控制芯片。通過(guò)Altera的IP工具M(jìn)egaWizard管理器定制LPM_ROM宏功能模塊，用.mif格式文件存放產(chǎn)生電壓的數(shù)據(jù);利用硬件描述語(yǔ)言(HDL)設(shè)計(jì)分頻電路、地址發(fā)生器或數(shù)據(jù)計(jì)數(shù)器等控制電路。地址發(fā)生器對(duì)ROM進(jìn)行數(shù)據(jù)讀取。ROM中各單元的數(shù)據(jù)經(jīng)串/并轉(zhuǎn)換電路，在DAC控制電路的作用下，串行數(shù)據(jù)從高位到低位讀入數(shù)/模轉(zhuǎn)換器中，數(shù)/模轉(zhuǎn)換器出來(lái)的模擬電壓信號(hào)經(jīng)過(guò)運(yùn)算放大器放大后，得到所需的模擬電壓。系統(tǒng)框圖如圖1所示。

根據(jù)項(xiàng)目需求，定制10 b×32 Word的LPM_ROM?？梢援a(chǎn)生32路1 024階可調(diào)的電壓。此外，可以根據(jù)需要定制不同的位寬，不同單元數(shù)的LPM_ROM宏功能模塊，可以產(chǎn)生符合精度要求的多通道電壓。

2 控制電路設(shè)計(jì)

2.1 分頻電路模塊

開(kāi)發(fā)板提供的系統(tǒng)時(shí)鐘為50 MHz，系統(tǒng)的時(shí)鐘信號(hào)通過(guò)分頻模塊進(jìn)行分頻，將分頻后的時(shí)鐘信號(hào)分別提供給控制電路模塊、地址發(fā)生器和并/串轉(zhuǎn)換電路作為時(shí)鐘控制信號(hào)。該模塊部分VHDL源程序如下：

程序中，duty為控制占空比的參數(shù);count為控制分頻的參數(shù)。通過(guò)改變duty和count兩個(gè)參數(shù)，得到占空比及分頻數(shù)可調(diào)的時(shí)鐘信號(hào)，極為方便。

2.2 其他模塊的實(shí)現(xiàn)

其他控制模塊包括地址發(fā)生器、DAC控制電路、并/串轉(zhuǎn)換電路。存儲(chǔ)數(shù)據(jù)中只讀存儲(chǔ)器ROM是通過(guò)QuartusII軟件中Mega Wizard Plug-In Manager命令定制元件的。地址發(fā)生器產(chǎn)生地址信號(hào)addr_tom和讀使能信號(hào)clk_rom，對(duì)ROM中的數(shù)據(jù)進(jìn)行讀取。讀取到的數(shù)據(jù)data為并行數(shù)據(jù)，由于采用的是串行數(shù)據(jù)輸入的數(shù)/摸轉(zhuǎn)換器，所以要進(jìn)行并/串轉(zhuǎn)換。data并行數(shù)據(jù)在load使能信號(hào)的作用下，賦植給寄存器data_q，經(jīng)并/串轉(zhuǎn)換電路對(duì)data_q進(jìn)行從高位到低位的并/串轉(zhuǎn)換。在DAC控制電路產(chǎn)生讀數(shù)據(jù)信號(hào)clk_dac和片選信號(hào)cs_dac的作用下，轉(zhuǎn)換電路的輸出信號(hào)從高位到低位串行讀入數(shù)/模轉(zhuǎn)換器DAC中。

可編程邏輯器件 (Programmable Loeie Device,PLD)是一種用戶編程實(shí)現(xiàn)某種邏輯功能的邏輯器件，主要由可編程的與陣列、或陣列、門陣列等組成，可通過(guò)編程來(lái)實(shí)現(xiàn)一定的邏輯功能。

PLD 按集成度高低可分為簡(jiǎn)單 PLD 和復(fù)雜PLD，簡(jiǎn)單 PLD包括可編程只讀存儲(chǔ)器 ( Proerammable Read Onlv Memory,???PROM)、可編程邏輯陣列 (Prograrmable Logie Array， PIA)器件、可編程陣列邏輯(Prograrmable Array Logie, PAL)器件、通用陣列邏輯 ( Generic ArrayLogic, CAL)器件;復(fù)雜 PLD 包括可擦可編程邏輯 (Erasable PLD, EPLD) 器件、復(fù)雜的可編程邏輯 (Complex Programmable Logie Device, CPLD)器件、場(chǎng)可編程門陣列 ( Field Programmable Gate Array, FPGA)器件等。

隨著可編程器件的發(fā)展，可以將 CPU、DSP、ADC/DAC、存儲(chǔ)器等集成到一個(gè)可編程器件上，從而構(gòu)成可編程系統(tǒng)芯片 (System On Programmable Chip, SoPC)，如圖所示。

對(duì)PLD進(jìn)行測(cè)試時(shí)，需要對(duì)其內(nèi)部包含的資源進(jìn)行結(jié)構(gòu)分析，經(jīng)過(guò)測(cè)試配置(TC)將其編程配置為具有特定功能的電路，再通過(guò)向量實(shí)施(TS) 過(guò)程對(duì)電路進(jìn)行功能及參數(shù)測(cè)試。

因可編程邏輯單元工藝不同，PLD 的編程工藝也不相同，主要有熔絲(Fuse)、反熔絲(Ani-fuse)、可擦可編程只讀存儲(chǔ)器 (Erasable ProgrammableRead Only Memory，EPROM)、電可擦可編程只讀存儲(chǔ)器 (Electrically ErasableProgrammable Read Only Memory， E2PROM)、靜態(tài)隨機(jī)存取存儲(chǔ)器 (StaticRandom Aecess Memory， SRAM)和閃速存儲(chǔ)器(Flash Memory)等。

常用的測(cè)試編程方法有在系統(tǒng)可編程 (In-System Programmable, ISP)、聯(lián)合測(cè)試工作組(Joint Test Action Group, JTAG)協(xié)議編程、串行外設(shè)接口 ( Serial PeripheralInterface. SPI)編程、主模式/從模式編程等在系統(tǒng)可編程 (ISP)技術(shù)是萊迪思公司在 20 世紀(jì) 80 年代提出的一種先進(jìn)的編程技術(shù)，廣泛用于 PROM、CPLD 和 FPGA 等的在系統(tǒng)編程。

ISP 狀態(tài)機(jī)有兩種，即三狀態(tài) ISP 狀態(tài)機(jī)和 IEEE1149.1 標(biāo)準(zhǔn)的 JTAG 狀態(tài)機(jī)(見(jiàn)圖)。