直接數(shù)字合成 (DDS) 技術(shù)用于生成和修改高質(zhì)量波形，廣泛應(yīng)用于醫(yī)學(xué)、工業(yè)、儀器儀表、通信和國防等廣泛領(lǐng)域。本文概述了該技術(shù)，介紹了其優(yōu)點和局限性，并介紹了一些應(yīng)用示例以及使該技術(shù)更容易獲得的新產(chǎn)品。

介紹

眾多行業(yè)的一個關(guān)鍵要求是準(zhǔn)確生成、輕松操作和快速更改各種頻率和類型的波形。無論寬帶收發(fā)器需要具有出色無雜散動態(tài)性能的敏捷低相位噪聲頻率源，還是工業(yè)測量和控制系統(tǒng)需要穩(wěn)定的頻率激勵，在保持相位連續(xù)性的同時快速、輕松且經(jīng)濟高效地生成可調(diào)波形的能力都是直接數(shù)字頻率合成可以滿足的關(guān)鍵設(shè)計標(biāo)準(zhǔn)。

頻率合成的任務(wù)

日益嚴重的頻譜擁塞，加上對更低功率、更高質(zhì)量測量設(shè)備的永不滿足的需求，要求使用新的頻率范圍并更好地利用現(xiàn)有頻率范圍。因此，人們正在尋求更好地控制頻率生成——在大多數(shù)情況下，在頻率合成器的協(xié)助下。這些設(shè)備使用給定的頻率fC，以生成相關(guān)所需頻率(和相位)的波形，f外.一般關(guān)系可以簡單地寫成

f外= εx× fC

其中比例因子εx，有時稱為歸一化頻率。

該方程始終使用實數(shù)的逐步近似算法來實現(xiàn)。當(dāng)比例因子是有理數(shù)，兩個相對素數(shù)的比值時，輸出頻率和參考頻率將諧波相關(guān)。然而，在大多數(shù)情況下，εx 可以屬于更廣泛的實數(shù)集，并且近似過程一旦落在可接受的范圍內(nèi)就會被截斷。

直接數(shù)字頻率合成

頻率合成器的一個實際實現(xiàn)是直接數(shù)字頻率合成(DDFS)，通常簡稱為直接數(shù)字頻率合成(DDS)。該技術(shù)使用數(shù)字數(shù)據(jù)處理來生成與固定頻率參考或時鐘源f相關(guān)的頻率和相位可調(diào)輸出。 C.在DDS架構(gòu)中，基準(zhǔn)或系統(tǒng)時鐘頻率由比例因子除以，比例因子由可編程二進制調(diào)諧字設(shè)置。

簡單地說，直接數(shù)字頻率合成器將一系列時鐘脈沖轉(zhuǎn)換為模擬波形，通常是正弦波、三角波或方波。如圖1所示，其基本部件包括：相位累加器，產(chǎn)生對應(yīng)于輸出波形相位角的數(shù)字，相數(shù)字轉(zhuǎn)換器，產(chǎn)生在特定相位角下輸出幅度的瞬時數(shù)字部分，以及數(shù)模轉(zhuǎn)換器(DAC" target="_blank">DAC)，將該數(shù)字值轉(zhuǎn)換為采樣模擬數(shù)據(jù)點。

由于對N的變化會導(dǎo)致輸出相位和頻率的立即變化，因此系統(tǒng)本質(zhì)上是相位連續(xù)的，這是許多應(yīng)用中的關(guān)鍵屬性。與鎖相環(huán)(PLL)等模擬型系統(tǒng)相比，不需要環(huán)路建立時間。

DAC通常是專門設(shè)計用于DDS內(nèi)核(相位累加器和相位幅度轉(zhuǎn)換器)的高性能電路。在大多數(shù)情況下，生成的器件(通常是單個芯片)通常稱為完整的DDS或C-DDS。

實用的DDS器件通常集成多個寄存器，以實現(xiàn)各種頻率和相位調(diào)制方案。當(dāng)包括在內(nèi)時，相位寄存器的內(nèi)容被添加到相位累加器之后。這使得輸出正弦波能夠與相位調(diào)諧字相對應(yīng)。這對于通信系統(tǒng)中的相位調(diào)制應(yīng)用非常有用。加法器電路的分辨率決定了相位調(diào)諧字中的位數(shù)，因此也決定了延遲的分辨率。

在單個器件中集成DDS引擎和DAC各有利弊，但無論是否集成，都需要DAC來創(chuàng)建具有卓越純度的高質(zhì)量模擬信號。DAC將數(shù)字正弦輸出轉(zhuǎn)換為模擬正弦波，可以是單端或差分。一些關(guān)鍵要求是低相位噪聲、出色的寬帶 (WB-) 和窄帶 (NB-) 無雜散動態(tài)范圍 (SFDR) 以及低功耗。如果是外部元件，DAC需要足夠快才能處理信號，因此具有并行端口的器件很常見。

DDS 與其他解決方案

頻率生成的其他可能性包括模擬鎖相環(huán) (PLL)、時鐘發(fā)生器以及使用 FPGA 對 DAC 的輸出進行動態(tài)編程。通過檢查頻譜性能和功耗，可以對技術(shù)進行簡單的比較，如表1所示。

功耗光譜純度評論

.DDS低中等易于調(diào)整

分立式 DAC + FPGA中等中高能夠調(diào)整

模擬相環(huán)中等高難以調(diào)諧

鎖相環(huán)是一種反饋環(huán)路，包括：相位比較器、分壓器和壓控振蕩器 (VCO)。相位比較器將參考頻率與輸出頻率(通常除以系數(shù)N)進行比較，相位比較器產(chǎn)生的誤差電壓施加到VCO上，VCO產(chǎn)生輸出頻率。當(dāng)環(huán)路建立時，輸出將在頻率和/或相位上與基準(zhǔn)電壓源保持精確的關(guān)系。長期以來，PLL一直被認為是低相位噪聲和高無雜散動態(tài)范圍(SFDR)應(yīng)用的卓越器件，這些應(yīng)用需要在特定目標(biāo)頻段內(nèi)提供高保真度和穩(wěn)定的信號。

它們無法準(zhǔn)確快速地調(diào)諧頻率輸出和波形，響應(yīng)速度慢，限制了它們對捷變跳頻和某些頻移和相移鍵控應(yīng)用等應(yīng)用的適用性。

其他方法，包括帶有嵌入式DDS引擎的現(xiàn)場可編程門陣列(FPGA)，與現(xiàn)成的DAC相結(jié)合以合成輸出正弦波，解決了PLL的跳頻困難，但也有其自身的弱點。系統(tǒng)的主要缺點包括更高的操作和接口電源要求、更高的成本、大尺寸以及系統(tǒng)開發(fā)人員的額外軟件、硬件和內(nèi)存開銷。例如，使用現(xiàn)代 FPGA 上的 DDS 引擎選件生成動態(tài)范圍為 60 dB 的 10 MHz 輸出信號需要高達 72 kB 的內(nèi)存。此外，設(shè)計人員需要熟悉微妙的權(quán)衡和DDS內(nèi)核的架構(gòu)。

CMOS處理的快速發(fā)展，加上現(xiàn)代數(shù)字設(shè)計技術(shù)和改進的DAC拓撲結(jié)構(gòu)，使DDS技術(shù)實現(xiàn)了以前在各種應(yīng)用中無法達到的功耗、頻譜性能和成本水平。雖然完整的DDS產(chǎn)品永遠無法與高端DAC技術(shù)和FPGA的定制組合所能實現(xiàn)的最高性能和設(shè)計靈活性相媲美，但尺寸、功耗和成本優(yōu)勢，加上DDS器件的簡單性，可能使它們很容易成為許多應(yīng)用的首選。

表 2.基準(zhǔn)分析摘要—頻率生成技術(shù) (<50 MHz)

鎖相環(huán)數(shù)字轉(zhuǎn)換器 + 射頻轉(zhuǎn)換器.DDS

光譜性能高中高中等

系統(tǒng)電源要求高高低

數(shù)字頻率調(diào)諧不是的是的

調(diào)整響應(yīng)時間高低低

解決方案尺寸/封裝中等高低

波形靈活性低中等高

成本中等高低

設(shè)計重用中等低高

實施復(fù)雜性中等高低

另請注意，由于DDS器件從根本上體現(xiàn)了生成輸出波形的數(shù)字方法，因此它可以簡化某些解決方案的架構(gòu)，或者可以對波形進行數(shù)字編程。雖然正弦波通常用于解釋DDS的功能和操作，但從現(xiàn)代DDS IC很容易產(chǎn)生三角波或方波(時鐘)輸出，避免了前一種情況下的查找表和后一種情況下的DAC，其中集成一個簡單而精確的比較器就足夠了。

DDS 性能和限制

圖像和信封：正弦(x)/x 滾降

DAC的實際輸出不是連續(xù)的正弦波，而是具有正弦時間包絡(luò)的一系列脈沖。相應(yīng)的頻譜是一組圖像和別名。圖像沿著sin(x)/x包絡(luò)分布。濾波對于抑制目標(biāo)頻帶外的頻率是必要的，但它不能抑制通帶內(nèi)出現(xiàn)的高階混疊(例如，由于DAC非線性)。

奈奎斯特準(zhǔn)則規(guī)定，每個周期至少需要兩個樣本來重建所需的輸出波形。圖像響應(yīng)在采樣輸出頻譜中創(chuàng)建L A時鐘 ×f外.在此示例中，其中f時鐘= 25 MHz 和f外= 5 MHz，第一個和第二個圖像出現(xiàn)在(見圖3)在f時鐘 ×f外，或 20 MHz 和 30 MHz。第三和第四個圖像出現(xiàn)在 45 MHz 和 55 MHz 處。請注意，sin(x)/x 零點出現(xiàn)在采樣頻率的倍數(shù)處。在以下情況下f外大于奈奎斯特帶寬(1/2f時鐘)，第一個圖像響應(yīng)將在奈奎斯特帶寬內(nèi)顯示為混疊圖像(例如，15 MHz信號將混疊低至10 MHz)。鋸齒圖像不能使用傳統(tǒng)的奈奎斯特抗鋸齒濾波器從輸出中濾除。

在典型的DDS應(yīng)用中，使用低通濾波器來抑制輸出頻譜中鏡像響應(yīng)的影響。為了保持低通濾波器的截止要求合理且濾波器設(shè)計簡單，公認的準(zhǔn)則是限制f外帶寬約為 40%f時鐘頻率使用經(jīng)濟型低通輸出濾波器。

任何給定圖像響應(yīng)基波的振幅都可以使用 sin(x)/x 公式計算。由于該功能隨頻率滾降，基波輸出的幅度將與其調(diào)諧頻率成反比;在DDS系統(tǒng)中，直流至奈奎斯特帶寬的降幅為–3.92 dB。

第一個圖像的幅度很大，在基波的3 dB以內(nèi)。為了簡化DDS應(yīng)用的濾波要求，重要的是生成頻率規(guī)劃并分析圖像的頻譜考慮因素以及所需時的sin(x)/x幅度響應(yīng)f外和f時鐘頻率。支持ADI公司DDS產(chǎn)品系列的在線交互式設(shè)計工具可以快速輕松地仿真圖像的位置，并允許用戶選擇圖像超出目標(biāo)頻帶的頻率。有關(guān)其他有用信息，請參閱更多信息和有用鏈接部分。

輸出頻譜中的其他異常，例如DAC的積分和差分線性誤差、與DAC相關(guān)的毛刺能量以及時鐘饋通噪聲，將不會遵循sin(x)/x滾降響應(yīng)。這些異常在輸出頻譜中的許多地方表現(xiàn)為諧波和雜散能量，但幅度通常遠低于鏡像響應(yīng)。DDS器件的一般本底噪聲由基板噪聲、熱噪聲效應(yīng)、接地耦合和其他信號耦合源的累積組合決定。DDS器件的本底噪聲、性能雜散和抖動受電路板布局、電源質(zhì)量以及最重要的輸入?yún)⒖紩r鐘質(zhì)量的影響很大。

抖動

一個完美的時鐘源應(yīng)該有精確的時間間隔出現(xiàn)的邊沿，永遠不會改變。當(dāng)然，這是不可能的;即使是最好的振蕩器也是由非理想元件構(gòu)成的，并且存在噪聲和其他缺陷。高質(zhì)量、低相位噪聲晶體振蕩器將具有皮秒量級的抖動，這些抖動累積在數(shù)百萬個時鐘邊沿上。抖動是由熱噪聲、振蕩器電子電路的不穩(wěn)定性以及通過電源、接地和輸出連接的外部干擾引起的，所有這些都會導(dǎo)致振蕩器時序的干擾。此外，振蕩器還受到外部磁場或電場以及附近發(fā)射器的RF干擾的影響。振蕩器電路中的簡單放大器、逆變器或緩沖器也會增加信號抖動。

因此，選擇具有低抖動和銳邊的穩(wěn)定參考時鐘振蕩器至關(guān)重要。較高頻率的參考時鐘允許更大的過采樣，并且通過分頻可以在一定程度上改善抖動，因為對信號頻率進行除法會在較長時間內(nèi)產(chǎn)生相同數(shù)量的抖動，從而降低信號抖動的百分比。

噪聲—包括相位噪聲

采樣系統(tǒng)中的噪聲取決于許多因素，首先是參考時鐘抖動，它表現(xiàn)為基波信號上的相位噪聲。在DDS系統(tǒng)中，截斷相位寄存器輸出可能會引入與代碼相關(guān)的系統(tǒng)錯誤。二進制編碼字不會導(dǎo)致截斷錯誤。然而，對于非二進制編碼字，相位噪聲截斷誤差會在頻譜中產(chǎn)生雜散。雜散的頻率/幅度由碼字決定。DAC的量化和線性誤差也會增加系統(tǒng)中的諧波噪聲。時域誤差，如下沖/過沖和代碼毛刺，都會對輸出信號造成失真。