摘要：系統(tǒng)闡述了USB1.1 OHCI 主機(jī)控制器IP 的功能、結(jié)構(gòu)、各功能模塊的電路設(shè)計和實現(xiàn)方法，介紹了主機(jī)串行接口引擎模塊及其時鐘和數(shù)據(jù)恢復(fù)電路以及并行CRC 算法的設(shè)計。為了驗證OHCI 主機(jī)控制器功能正確性，在中科SoC 虛擬驗證平臺上對該主機(jī)控制器做了系統(tǒng)級模擬驗證，驗證結(jié)果證明了設(shè)計的正確性。
關(guān)鍵詞：USB 主機(jī)控制器;開放主機(jī)總線接口;數(shù)字鎖相環(huán);CRC

IP 就其本質(zhì)來講是一個能提供正確接口信號的功能模塊。隨著EDA 技術(shù)和半導(dǎo)體工藝技術(shù)的發(fā)展，集成電路的規(guī)模越來越大，設(shè)計越來越復(fù)雜，使用IP 核是一個必然趨勢。研究開發(fā)超大規(guī)模集成電路設(shè)計業(yè)亟需的、具有良好應(yīng)用前景的IP 核，積極推動IP 核的應(yīng)用，對于我國集成電路產(chǎn)業(yè)的良性發(fā)展將會起到極大的促進(jìn)作用。USB 通用串行總線是眾多計算機(jī)廠商和電信廠商共同開發(fā)的用于計算機(jī)外設(shè)連通到計算機(jī)的規(guī)范。它日益成為一種主流的計算機(jī)接口標(biāo)準(zhǔn)。它包含3 大技術(shù)要素：主機(jī)，集線器和功能。國外一些公司近年來相繼開發(fā)出基于上述3 個技術(shù)要素的IP，國內(nèi)一些IC 設(shè)計公司也開始在這些領(lǐng)域內(nèi)作研究，但由于USB 主機(jī)控制器IP 的設(shè)計一直是USB 系統(tǒng)設(shè)計中的難點(diǎn)，成果較少。

作者遵循USB 規(guī)范和開放主機(jī)總線接口（Open HostController Interface, OHCI）規(guī)范，基于ASIC 流程開發(fā)出了USB1.1 OHCI 主機(jī)控制器IP。

在所有的實現(xiàn)中，主機(jī)控制器都必須提供基本相同的功能，主要包含狀態(tài)處理、串行化與反串行化、幀產(chǎn)生、數(shù)據(jù)處理、協(xié)議引擎、傳輸差錯控制、遠(yuǎn)程喚醒、集線器、主機(jī)系統(tǒng)接口。根據(jù)這些要求，參考USB 規(guī)范和OHCI 規(guī)范，通過定義一組與主機(jī)系統(tǒng)存儲器交互的虛擬主機(jī)總線接口以及收發(fā)器接口，作者將設(shè)計分成若干部分，將每一部分需要完成的目標(biāo)功能單獨(dú)描述并驗證，在此基礎(chǔ)上再作頂層的整合。進(jìn)行功能劃分后OHCI 主機(jī)控制器IP 的結(jié)構(gòu)如圖1。

主機(jī)控制器功能模塊設(shè)計

主機(jī)系統(tǒng)接口模塊

該模塊由兩個部分組成，主要功能是在主機(jī)系統(tǒng)與OHCI主機(jī)控制器之間建立高速的數(shù)據(jù)通道。按照數(shù)據(jù)傳輸?shù)陌l(fā)起者不同，可以分為HCI 主模塊和HCI 從模塊，前者負(fù)責(zé)發(fā)起對系統(tǒng)存儲器的讀寫操作，后者負(fù)責(zé)響應(yīng)主機(jī)系統(tǒng)或CPU 的讀寫操作。針對不同的SoC（System on a Chip）片內(nèi)總線，可以在主機(jī)系統(tǒng)接口模塊與片內(nèi)總線之間實現(xiàn)簡單的膠合邏輯，從而實現(xiàn)USB 主機(jī)控制器IP 的重復(fù)使用。

狀態(tài)控制模塊（USB State Control）

它是列表處理器層次結(jié)構(gòu)的上層模塊，直接由OHCI 寄存器來控制。它實現(xiàn)了主狀態(tài)機(jī)，可用來觸發(fā)列表處理器中較低層次的狀態(tài)機(jī)。主狀態(tài)機(jī)還可以生成一些控制信號，以便控制下列操作：傳輸SOF（Start of Frame）標(biāo)示、復(fù)位/恢復(fù)、向系統(tǒng)存儲器中的HCCA（Host Controller CommunicationArea）寫回每微秒的幀序號等。該模塊還實現(xiàn)了優(yōu)先級算法，該算法基于OHCI 寄存器決定當(dāng)前需要處理周期性列表還是非周期性列表，如果非周期性列表獲得優(yōu)先權(quán)，它可以確定當(dāng)前應(yīng)該執(zhí)行的傳輸是控制傳輸還是批傳輸。

列表處理器模塊

它是整個IP 核最關(guān)鍵的控制器，實現(xiàn)了OHCI 規(guī)范規(guī)定的絕大部分協(xié)議。按照OHCI 規(guī)范，它有多個狀態(tài)機(jī)實現(xiàn)列表服務(wù)流、列表優(yōu)先級、ED/TD 服務(wù)、狀態(tài)寫回、TD 撤退等功能。它充當(dāng)一個控制器，連接HCI Master 和Host SIE，幫助它們在系統(tǒng)存儲器和USB 之間實現(xiàn)數(shù)據(jù)傳輸。它包含4個子模塊：列表服務(wù)流程模塊、端點(diǎn)描述符服務(wù)流程模塊、傳輸描述符服務(wù)流程模塊以及HCI Master 接口模塊。

數(shù)據(jù)FIFO 和數(shù)據(jù)FIFO 控制模塊

數(shù)據(jù)FIFO 模塊實現(xiàn)了一個寬度為8bit、深度為64byte的FIFO，它的主要作用是同步Host SIE 和HCI Master 之間的數(shù)據(jù)傳輸。數(shù)據(jù)FIFO 控制模塊實現(xiàn)了主機(jī)控制器的內(nèi)部數(shù)據(jù)FIFO 的方向控制邏輯，以便在USB 和系統(tǒng)存儲器間傳輸數(shù)據(jù)。

對于IN Packet，當(dāng)數(shù)據(jù)從端點(diǎn)接收時，Host SIE 將其存儲在數(shù)據(jù)FIFO 中。當(dāng)所有數(shù)據(jù)收到（對GTD/ITD 而言）或數(shù)據(jù)FIFO 中的數(shù)據(jù)超過一定的門限（≥16byte），TD 狀態(tài)機(jī)發(fā)起一個寫命令通知HCI Master 接口模塊。HCI Master 接口模塊提供寫的起始地址，同時本模塊提供寫回的字節(jié)數(shù)，觸發(fā)HCI Master 執(zhí)行一個寫周期。HCI Master 寫操作結(jié)束以后，它將控制返回到TDSF 的TD 狀態(tài)機(jī)。

類似的，對于OUT Packet，TD 狀態(tài)機(jī)通知本模塊從系統(tǒng)存儲器讀取數(shù)據(jù)。讀操作的地址和字節(jié)數(shù)由HCI Master 模塊來提供。若數(shù)據(jù)超過16byte，它將通過HCI Master 執(zhí)行多次操作。

主機(jī)控制器串行接口引擎模塊

本模塊主要用來完成USB 規(guī)范中協(xié)議處理部分的功能。它用作主機(jī)控制器的協(xié)議引擎，并且與列表處理器、數(shù)據(jù)FIFO 以及OHCI 寄存器相連接,此外它還實現(xiàn)了用來同步HSIE 和端口狀態(tài)機(jī)之間接口的控制邏輯。本模塊的數(shù)據(jù)流框圖如圖2 所示, 圖中HSIE 模塊工作在48MHz、打包模塊和拆包模塊工作在12MHz，因此需要異步邏輯在不同的時鐘域之間實現(xiàn)同步，為簡單起見，圖中省去了異步邏輯模塊和控制邏輯。

在USB 數(shù)據(jù)接收期間，D+和D-信號經(jīng)由差分接收器變成單端字位流，然后經(jīng)由DPLL 模塊提取時鐘和數(shù)據(jù)信息。在HSIE 的接收器中實現(xiàn)了大部分協(xié)議解釋功能， 諸如NRZI-NRZ 的轉(zhuǎn)變、位填充拆除、同步域檢測、SE0 檢測、CRC16 計算、超時邏輯、串并轉(zhuǎn)換、速度控制等。在拆包模塊中還實現(xiàn)了狀態(tài)機(jī)來檢測USB 的功能是否收到有效的握手信號。

在USB 數(shù)據(jù)發(fā)送期間，打包模塊根據(jù)列表處理器的要求確定需要發(fā)送的包類型。有3 種類型的包：標(biāo)示，數(shù)據(jù)，握手包。如果是數(shù)據(jù)包，則需要進(jìn)行CRC16 校驗；如果是標(biāo)示包，則需要進(jìn)行CRC5 校驗；握手包不需要進(jìn)行CRC 校驗。打包模塊隨后將字節(jié)流傳送給HSIE 的發(fā)送器進(jìn)行同步域添加、并串轉(zhuǎn)換、位填充、NRZ-NRZI 轉(zhuǎn)換等工作。限于篇幅，僅介紹其中的關(guān)鍵模塊：時鐘恢復(fù)和數(shù)據(jù)提取電路以及并行CRC 算法。

(1)    數(shù)字鎖相環(huán)（Digital Phase Lock Loop，DPLL）

由于USB 主機(jī)與USB 設(shè)備所采用的工作時鐘完全分離性，唯一的交互信息是USB 總線上的字位流，為了正確提取字位流中包含的數(shù)據(jù)信息，必須有一套機(jī)制從接收到的字位流中恢復(fù)時鐘信息。本文采用一種超前滯后型數(shù)字鎖相環(huán)（Lead Lag DPLL）來實現(xiàn)上述功能。LL-DPLL 時鐘恢復(fù)環(huán)路的原理如圖3。

環(huán)路的工作原理如下： 數(shù)字鑒相器（ Digital PhaseDetector）比較字位流數(shù)據(jù)Data 與本地跟隨時鐘Clk_out 的相位，給出相位誤差信號Lead Pulse 和Lag Pulse。數(shù)字環(huán)路濾波器對相對誤差進(jìn)行平滑濾波，并生成控制數(shù)控振蕩器的控制信號Deduct 和Insert。DCO 根據(jù)控制信號給出的指令，利用內(nèi)部高速振蕩器的產(chǎn)生的時鐘調(diào)整輸出時鐘Clk_out 的相位，使其跟隨輸入數(shù)據(jù)Data 的相位。按照恢復(fù)時鐘對輸入的字位流進(jìn)行采樣，即可提取數(shù)據(jù)。

(2)并行CRC 算法

為了提高串行數(shù)據(jù)的校驗速率，在傳統(tǒng)的串行CRC基礎(chǔ)上，本文提出了一種并行CRC 算法，以CRC5 為例，該算法的Verilog 硬件描述如下：

module usbh_crc5(ci, d, co);

input [4:0] ci; //上一次輸入數(shù)據(jù)CRC 校驗值或CRC 初值

input [10:0] d;//輸入的待校驗數(shù)據(jù)

output [4:0] co;//本次輸入數(shù)據(jù)的CRC 校驗輸出

assign co[0] = d[10]^d[9]^d[6]^d[5]^d[3]^d[0]^ci[0]^ci[3]^ci[4];

assign co[1] = d[10]^d[7]^d[6]^d[4]^d[1]^ci[0]^ci[1]^ci[4];

assign co[2] = d[10]^d[9]^d[8]^d[7]^d[6]^d[3]^d[2]^d[0]^ci[0]^ci[1]^ci[2]^ci[3]^ci[4];

assign co[3] = d[10]^d[9]^d[8]^d[7]^d[4]^d[3]^d[1]^ci[1]^ci[2]^ci[3] ^ci[4];

assign co[4] = d[10]^d[9]^d[8]^d[5]^d[4]^d[2]^ci[2]^ci[3]^ci[4];

endmodule

根集線器配置模塊

本模塊實現(xiàn)了針對根集線器部分的OHCI 寄存器堆，并為每個下行端口實現(xiàn)了一個狀態(tài)機(jī)以控制端口功能狀態(tài)。根集線器配置模塊可以根據(jù)不同的用戶需求做到端口數(shù)目可配置，最多可配置15 個下行端口，為用戶提供了很大的靈活性。

仿真與驗證

USB 是一個復(fù)雜的系統(tǒng)，包括上層應(yīng)用程序、USB 類驅(qū)動程序、主機(jī)控制器驅(qū)動程序、主機(jī)控制器以及USB 設(shè)備，為了對USB 主機(jī)控制器進(jìn)行全面的行為級驗證，必須建立相對完整的虛擬驗證平臺。本文的驗證工作基于中科院計算所自行開發(fā)的SoC 虛擬驗證平臺，主要驗證下述內(nèi)容：

（1）主機(jī)控制器IP 的OHCI 寄存器堆的可編程性；

（2）主機(jī)控制器IP 與虛擬存儲器之間數(shù)據(jù)傳輸?shù)恼_性；

（3）主機(jī)控制器IP 內(nèi)部協(xié)議處理部分在不同種類傳輸情況下的正確性，包括幀管理、主狀態(tài)機(jī)在各種條件下的狀態(tài)轉(zhuǎn)換和管理、串行化與反串行化、位填充與位填充拆除、時鐘和數(shù)據(jù)信號提取、NRZ 和NRZI 碼相互轉(zhuǎn)化、中斷處理等；

（4）傳輸差錯處理，包括CRC 校驗錯、PID 校驗錯、位填充錯、傳輸順序錯、應(yīng)用程序緩沖區(qū)BufferOverRun 和BufferUnderRun錯、控制器內(nèi)部數(shù)據(jù)FIFO DataOverRun 和DataUnderRun 錯、設(shè)備Babble、設(shè)備超時錯等；

（5）根集線器配置部分功能，主要包括下行端口狀態(tài)轉(zhuǎn)換、設(shè)備連接／斷開檢測、端口過流檢測、遠(yuǎn)程喚醒、設(shè)備掛起、USB 總線復(fù)位等。主機(jī)控制器IP 設(shè)計使用的硬件描述語言是Verilog。仿真工具使用Cadence 公司的NCSIM。邏輯綜合使用Synopsys公司的Design Compiler。作者在RTL 設(shè)計完成以后在行為級作仿真。在確定行為正確以后，利用綜合工具作邏輯綜合，形成網(wǎng)表文件和綜合后的時延估計（Standard Delay Format,SDF）文件，然后利用這兩個文件作門級仿真。

為簡單起見，本文列出綜合后門級仿真一個典型Setup交易的波形圖，如圖4 所示。圖中USB 總線上進(jìn)行的交易為USB 總線復(fù)位結(jié)束以后，主機(jī)控制器檢測到根端口1 上接入了一個USB 設(shè)備，由根端口作完設(shè)備速度評估，判斷出接入端口1 的虛擬設(shè)備為全速設(shè)備，然后應(yīng)用程序根據(jù)這些信息以及現(xiàn)有系統(tǒng)中USB 設(shè)備的相關(guān)信息來設(shè)置當(dāng)前接入的設(shè)備地址，圖中所示波形展示了主機(jī)發(fā)出SetAddress 請求以后USB 總線上的數(shù)據(jù)線D+和D-的行為以及主機(jī)控制器IP 的端口數(shù)據(jù)線的行為。

結(jié)論

USB 主機(jī)控制器IP 設(shè)計是一個綜合考慮軟硬件系統(tǒng)各方面情況的復(fù)雜設(shè)計，工作時沒有經(jīng)驗可以參考，所以也遇到不少問題。在IP 設(shè)計中，基本是按照IP 必須遵從的兩個規(guī)范來劃分電路的功能子模塊，然后在子模塊中具體實現(xiàn)相關(guān)的功能，自頂向下設(shè)計。在行為級和綜合后的門級仿真時，采用虛擬的軟硬件協(xié)同驗證方法，模擬現(xiàn)實操作系統(tǒng)中針對當(dāng)前有待驗證的電路將會發(fā)生的行為，進(jìn)行高強(qiáng)度的測試和驗證，電路工作正常。這些結(jié)果說明軟硬件協(xié)同設(shè)計和驗證在IP 設(shè)計過程當(dāng)中也是適用的，本設(shè)計也是這方面工作的一個探索。