為減小導通損耗及反向恢復損耗，同步整流需要精確的時間控制電路，雖然已有幾種方法來產(chǎn)生控制信號，我們現(xiàn)在采用一種從反饋系統(tǒng)來有源控制的柵驅(qū)動信號的定時系統(tǒng)。其關(guān)鍵優(yōu)點在于該電路將根據(jù)元件狀態(tài)的變化來特別調(diào)節(jié)同步整流MOSFET中的不可控的電容。時間的延遲及溫度變化對MOSFET閾值的影響都可以根據(jù)反饋環(huán)來校正。

　　為控制柵軀動的時間，在圖1中使用了可調(diào)延遲的電路，該延時電路包含三個主要元件，一個延遲線，一個乘法器及一個邏輯與門電路。到延遲線的輸入信號是相對每個延遲元件都延遲幾個納秒的信號。為了產(chǎn)生控制導通的延遲，乘法器選擇了使輸出信號延遲的元件，最后與門確定延遲加到驅(qū)動導通的上升沿。從IN到OUT的延遲控制由數(shù)字控制總線來執(zhí)行，數(shù)字總線加到乘法器的地址輸入上。相反地，如果控制總線設(shè)置全部為0，則從IN到OUT的延遲就為0，即沒有延遲。幾種不同的延遲時間可以設(shè)定，給出幾種開啟延遲時間，關(guān)閉延遲時間，或?qū)ΨQ的開啟及關(guān)斷延遲。注意看圖1中是一個電壓檢測電路及數(shù)字控制器，為執(zhí)行不同的延時設(shè)置，會用不同的電壓檢測電路及數(shù)字控制器。

　　圖1 可調(diào)延遲電路

　　A、控制驅(qū)動VR的執(zhí)行方案

　　控制驅(qū)動電路的設(shè)計從回流的MOSFET VR開始。隨著其源漏電壓降到零，它將立即被關(guān)斷。一種實現(xiàn)它的簡單方法就是用比較器檢測VR的源漏電壓過零時間，用這種方法的問題在于通過比較器，邏輯電路及柵驅(qū)動的延遲會產(chǎn)生出來，這要給予考慮。即使非?？斓碾娐?，延遲總量也會有50ns或更多。此期間體二極管會導通，并增加大的導通損耗，從檢測降落的源漏電壓到MOSFET導通時，一個邏輯回應的固有時間延遲可以用從最后一個開關(guān)周期得到的信息處理，去預置下一次的MOSFET的導通。在此預期方法中，MOSFET的柵壓開始在其源漏電壓降落之前就增加。此期間讓柵壓提前動作，在源漏電壓降下時其即導通，而體二極管決不會導通。

　　圖2展示出控制電路可實現(xiàn)VR的導通及關(guān)斷。它使用了兩個乘法器，兩個記數(shù)器，一個延遲線及控制MOSFET導通及延遲的膠合邏輯，因此消除了體二極管的導通。電路的描述從MOSFET的開啟延遲開始。PWM控制信號驅(qū)動初級側(cè)MOSFET Q1，同時加到延遲線。當電源第一次啟動，則LOAD輸入到記數(shù)器為高電平，它設(shè)置了開啟延遲的計數(shù)器為全部是1(高電平)，而設(shè)置了關(guān)斷延遲計數(shù)器全部為零(低電平)，隨著計數(shù)器開始記數(shù)，從控制電路的輸出到柵驅(qū)動的結(jié)果之間為最大的導通延遲及最小的關(guān)斷延遲。

　　圖2 VR的控制電路

　　隨著延遲設(shè)置了這些數(shù)值，VR體二極管將會導通，反饋環(huán)路也將開始調(diào)節(jié)延遲，使之實現(xiàn)最小的體二極管導通，圖3(a)和(b)展示出VR在導通期間的柵源和漏源電壓，圖3(a)展示在VR導通時延遲太長的電路，而圖3(b)展示出最佳延遲時間。

　　圖3 VR的開啟波形
　調(diào)節(jié)關(guān)斷延遲，用一個或門在一個大約2V輸入閾值，來檢測VR的柵源電壓和漏源電壓兩者是否都為低電平時的狀態(tài)，從或門出來的高電平指示控制器，告之延遲時間太長，控制器就會在下一個開關(guān)周期減少延遲。

　　或門輸出被鎖存、倒相并送至開啟延遲計數(shù)器的UP/DOWN輸入端，該信號告訴計數(shù)器向上記數(shù)或向下記數(shù)。如果或門輸出為高電平，則記數(shù)器向下記數(shù)，減少延遲時間。而或門為低電平輸出時，計數(shù)器向上記數(shù)，則增加延遲時間。計數(shù)器并有效地保持該延遲信息給下一個工作周期。反饋環(huán)會調(diào)節(jié)開啟延遲使之縮短，直到或門沒有更長的輸出脈沖，當計數(shù)器工作在恒定負載和線路電壓時，對下一個周期的開啟延遲將稍微有些加長，或門將給出高輸出脈沖，延遲將會縮短，在這種方式中，電路會在兩個延遲時間之間抖動，一個長一些，另一個就會接近最佳狀態(tài)。

　　關(guān)斷控制器工作在與開啟控制器非常相似的管理方式。不同之處在于電壓檢測電路及計數(shù)器的記數(shù)方向。當體二極管導通時，用一高速比較器檢測。為了更加精確，一個比較器用于檢測體二極管導通，去替代或門，在開啟的期間，電流正從整流MOSFET向回流MOSFET換向，電流的DI/DT非常高，VR的源漏電壓上通常可看到其震鈴。如果用一個比較器檢測體二極管在VR導通期間的體二極管狀態(tài)，由于源漏電壓的振鈴，可能會出現(xiàn)誤觸發(fā)。在VR關(guān)斷期間，通過VR MOSFET器件的電流是恒定的。該電流或者通過其通道或者通過其體二極管。在關(guān)斷時，僅有非常小的振鈴，比較器用來改善精度，比較器的閾值必須比先前的MOSFET通道導通時的誤觸發(fā)值更負向一點。

　　在通道導通期間，源漏電壓大約等于I LOAD*.RDS(ON)，并規(guī)定了噪聲。比較器閾值設(shè)置在大約-300mV。比較器比較VR的源漏電壓與此設(shè)置閾值，從比較器出來的高電平指示給控制器，系體二極管在導通，延遲時間需要增加，這與開啟局面精確對應。因為關(guān)斷延遲記數(shù)設(shè)置在起始時全部為0。圖4(a)和(b)示出VR關(guān)斷波形及比較器的輸出。

　　圖4 VR的關(guān)斷波形

　　(a)非最佳延遲( b)最佳延遲

　　圖4(a)示出當延遲設(shè)置太短時電路的工作狀態(tài)。圖4(b)示出最佳延遲狀態(tài)。由于在VR導通中，關(guān)斷延遲在某一值處處于抖動狀態(tài)，這就是太長以及最佳值的兩個狀態(tài)。

　　問題出現(xiàn)：開啟延遲及關(guān)斷延遲可否設(shè)置的短些，這是否會造成交叉導通，問題在于仔細地研究比較器的特性，及延遲線的每個元件的延遲，比較器僅能響應差分輸入電壓，此電壓僅在轉(zhuǎn)換間隔結(jié)點上有足夠的時間總量才會存在。假定比較器可以檢測出體二極管導通用5ns時間。在下一個周期內(nèi)，延遲即可調(diào)節(jié)，用延遲線上一位數(shù)碼去減少體二極管的導通。當然，比較器也不會去響應下一個周期體二極管的導通，因為它在延遲線的每個元件上大約減少5ns的延遲時間。關(guān)鍵防止交叉導通的措施是設(shè)置的每個元件的延遲要比比較器可檢測的最小脈寬要少。

　　B、 控制驅(qū)動QF的執(zhí)行

　　正向整流的QF的控制和回流元件VR很不一樣。一個主要的區(qū)別是：其目標是在變壓器復位后即將QF開啟，它獨立于PWM控制信號的上升沿和下降沿，它不同于回流的MOSFET。此處，目標只不過是調(diào)節(jié)PWM控制器信號的上升沿及下降沿的時間，以減少VR體二極管的導通時間，并使之最小化。

　　了解該目標是在變壓器復位后要將QF導通，一個好的起始點就是圖5所示出的使QF導通所需的電路。

　　圖5 VR的控制電路
首先，一個高速體二極管比較器用于檢測QF開始導通時的體二極管，它在變壓器復位時間間隔結(jié)束時發(fā)信號，偏巧如圖6所示，這個比較器還將檢測出的初級側(cè)MOSFET Q1關(guān)斷后令其體二極管正好導通。

　　使用該比較器僅單獨為開啟QF，并確保在Q1進入關(guān)斷的時間。這樣變壓器將絕不容許復位。為防止這一點，用一個低速比較器檢測QF的源漏電壓升至2.5V。當QF源漏電壓升過2.5V時，設(shè)置了一個預置鎖存調(diào)節(jié)，它將使高速體二極管比較器能輸出工作。在QF源漏電壓降過-300mV的體二極管比較器閾值，QF就立刻導通，并設(shè)置QF的控制鎖存。在高速比較器輸出變成高電平。預置鎖存即刻復位，開啟電路在下次導通事件中就處在恰當狀態(tài)。從體二極管比較器檢測出體二極管的導通固有延遲期間，到QF導通的通道，體二極管傳導變壓器的磁化電流。雖然在此間隔內(nèi)，在QF體二極管有導通損耗，但與之相比，這已是QF遇到的最小的損耗。如果QF在此糟糕的時間間隔還保持關(guān)斷的話。為完全消除這個損耗，用一個相同的預先控制的方案，用來開啟VR，雖然這在理論上是可以的，但實際上會相當困難，因為此處沒有PWM控制信號的脈沖沿存在，此時系變壓器完全復位的狀態(tài)。

　　圖6 VR預鎖存波形

　　一個輸出起始設(shè)置在零的計數(shù)器控制著關(guān)斷電路。采用將計數(shù)器輸出全部設(shè)置為0，也即在PWM控制信號的下降沿及QF的柵源電壓之間實際上為零延時，結(jié)果QF的柵源電壓，VR的漏源電壓以及與門輸出的三個波形示于圖7(a)。

　　圖7 VF的關(guān)斷波形

　　(a)非最佳延遲(b)最佳延遲

　　VF關(guān)斷電路中的與門更多的作用如VR開啟控制電路中的或門，給一個命令到計數(shù)器，以直接令計數(shù)器向上或向下記數(shù)。在VF的關(guān)斷電路的情況，一個高電平從與門直達計數(shù)器以便在下個周期中向上記數(shù)。當計數(shù)器為下個周期增加一個記數(shù)值，則PWM控制器的下降沿與VF的柵源電壓之間的延遲就會增加，從與門的輸出脈沖就會變窄，這個反饋影響將持續(xù)到VF的柵源電壓和VR的漏源電壓能夠同步。當延遲最佳化時，波形示于圖7(b)。

　　如在VR控制執(zhí)行電路中所描述，電路將會在兩個延遲值之間抖動，一個是最佳值，而另一個比最佳值略長一些。