不過，直到現(xiàn)在，音頻信號處理中還很少需要用到這些功能。串行實現(xiàn)千赫級音頻算法使用的資源與數(shù)百兆赫級信號處理所需的完全相同。

因此，像PLD和FPGA這類可編程邏輯元件很少用來處理低頻信號。畢竟，與基于傳統(tǒng)DSP的實現(xiàn)相比，用硬件并行處理數(shù)學運算無益可言；對于如此低的采樣率，大多數(shù)串行DSP實現(xiàn)都是綽綽有余。其實，音頻應用所含乘法運算之多曾使其只能使用很大的FPGA實現(xiàn)。因此，用DSP實現(xiàn)低采樣率音頻應用曾經(jīng)比使用大型FPGA更有效——成本較低，而且有成熟的軟件支持。

Synplicity公司最近推出的Synplify DSP綜合工具可以將具有大量乘法運算和低采樣率的算法有效地映射到FPGA中的專用DSP模塊上。該工具基于MathWorks公司推出的十分普及的MATLAB和Simulink工具。

算法先用專用模塊集或?qū)Ｓ械摹癕”腳本語言描述定義，然后轉(zhuǎn)換成RTL硬件描述語言。該模塊集允許單速率和多速率實現(xiàn)。它不僅能生成VHDL和Verilog代碼，還可以處理定點量化、流水線和環(huán)路展開這類任務，并且能連接到Simulink開發(fā)環(huán)境中的模塊集進行仿真(見圖1)。

圖1：在MATLAB/Simulink中實現(xiàn)、量化并驗證模型。Synplify DSP工具可以將模型轉(zhuǎn)換成RTL代碼，并針對空間或速度對這些代碼進行優(yōu)化。

應用示例：采樣率轉(zhuǎn)換

下面以音頻采樣率轉(zhuǎn)換器作為實例加以說明。這種轉(zhuǎn)換器可以將信號從一種采樣率轉(zhuǎn)換成另一種采樣率，而對信號的影響極小。處理具有不同采樣率的信號時需要用到這種轉(zhuǎn)換器。

例如，光盤的采樣率是44.1kHz，而數(shù)字音頻磁帶的采樣率通常是48kHz。由于存在數(shù)據(jù)格式轉(zhuǎn)換，用新采樣率播放源數(shù)據(jù)就不夠了。以數(shù)字音頻磁帶使用的采樣率播放光盤資料會引起失真。因此，必須對采樣率加以轉(zhuǎn)換。

處理音頻信號時使用的采樣頻率有多種，常見的有44.1kHz、48kHz、96kHz和192kHz。轉(zhuǎn)換過程必須慎重，務必保持0-20kHz可聞頻率信號的完整性。應保持信號所含信息的變化最小，以免音質(zhì)下降(圖2)。

圖2：用Synplify DSP模塊集和Simulink FDA工具提供的模塊實現(xiàn)采樣率轉(zhuǎn)換器。用Simulink模塊集元件進行驗證。

顯然，用FPGA實現(xiàn)音頻頻率的采樣率轉(zhuǎn)換器存在以下問題：

1. 算法問題：

a. 可能的最高信噪比

b. 原始信號所載信息的可能最小變化

c. 算法的有效描述，因為FPGA中的資源消耗在很大程度上取決于描述的質(zhì)量

d. 量化

2. 實現(xiàn)問題：

a. 邏輯正確的算法實現(xiàn)

b. FPGA資源限制

c. 速度優(yōu)化實現(xiàn)

d. 延遲

轉(zhuǎn)換需要較高的時鐘速度，因為具體實現(xiàn)取決于對轉(zhuǎn)換信號的足夠過采樣。FPGA系統(tǒng)時鐘頻率與待轉(zhuǎn)換信號的頻率差異必須相應較大。

FDA工具可幫助生成和驗證各種FIR和IIR濾波器。該工具是Simulink信號處理工具箱的組成部分，Synplify DSP就是使用此工具箱實現(xiàn)濾波器結(jié)構(gòu)

對于CD質(zhì)量的音頻信號，還要求信噪比不得低于100dB。專業(yè)應用甚至需要大于120dB的音頻信號。就信號質(zhì)量而言，其他低頻信號(如控制電路算法)遠不如音頻信號那樣苛刻。

算法

多相FIR濾波器結(jié)構(gòu)需要轉(zhuǎn)換采樣率(異步重采樣)。算法包括兩步，第一步是頻率過采樣，第二步是線性插值，這是從給定頻率生成不同頻率時需要的。這兩個頻率相互異步。

以單步方式進行信號重采樣所需資源較多，因為濾波器會較復雜。這種實現(xiàn)需要數(shù)百萬次乘法運算。這樣的描述效率很低的，應當加以避免。如果線性插值在第二步實現(xiàn)，那么結(jié)構(gòu)就會簡單得多(圖3)。

圖3：分兩步實現(xiàn)采樣率轉(zhuǎn)換器(一、過采樣；二、線性插值)以提高效率。

高效地描述過采樣(第一步)是讓FPGA實現(xiàn)節(jié)省資源的唯一方法。如果用若干級聯(lián)級而非單一運算步驟來實現(xiàn)這部分電路，所需運算數(shù)量就會大大減少。

在算法實現(xiàn)時，必須確定執(zhí)行運算的目標架構(gòu)(DSP或FPGA)。與具有固定架構(gòu)的數(shù)字信號處理器不同，F(xiàn)PGA可實現(xiàn)任何架構(gòu)。不過，當實現(xiàn)大量單獨的乘法運算時，F(xiàn)PGA最終會受到器件尺寸的限制。

所需乘法器的數(shù)量將隨著濾波器抽頭的增加而增加。每個抽頭都需要使用一個DSP模塊或乘法器。當級聯(lián)重采樣電路時，各濾波器必須執(zhí)行復雜程度很低的功能。從理論上講，單獨的級越多，濾波器的實現(xiàn)就越好。

減少運算次數(shù)之方法的數(shù)學推導在技術(shù)文獻中已有廣泛論述。實踐結(jié)果表明，盡管有必要級聯(lián)濾波器電路，但必須對級聯(lián)的數(shù)數(shù)加以限制。如果使用級聯(lián)級數(shù)過多，就可能超過實現(xiàn)設計的可用資源。如果用FPGA作為目標架構(gòu)，實踐證明兩級電路最好。

整個電路由用于過采樣的兩個相對簡單的濾波器和一個簡單的線性插值器組成。這種結(jié)構(gòu)可以有效地映射到FPGA。

設計實現(xiàn)

可以在Simulink中用Synplify DSP模塊集和Simulink的濾波器設計與分析(FDA)工具實現(xiàn)該電路。FDA工具可幫助生成和驗證各種FIR和IIR濾波器。該工具是Simulink信號處理工具箱的組成部分，Synplify DSP就是使用此工具箱實現(xiàn)濾波器結(jié)構(gòu)。

Synplify DSP模塊集或FDA工具提供的所有電路元件在PortIN和PortOUT描述之間都有定義，它們能夠生成VHDL或Verilog代碼。Simulink模塊集中的FFT和SCOPE元件對動態(tài)響應進行頻譜分析和驗證。這些模塊專門用于功能驗證，包括浮點到定點轉(zhuǎn)換功能(量化)。這些模塊都不用硬件實現(xiàn)。

算法實現(xiàn)的第一部分包括兩個FIR濾波器：第一個濾波器有512個抽頭，第二個濾波器有64個抽頭。因此，由過采樣生成的RTL代碼共含有576個乘法運算，這正是使用FPGA顯得并不具有商業(yè)可行性的原因。這么大的FPGA會受到成本制約，因為需要用到有640個DSP48模塊的特大型Xilinx Virtex-5 XC5VSX95T器件。

未映射到專用硬件結(jié)構(gòu)(DSP模塊)的所有乘法運算都必須用通用邏輯資源(LUT或寄存器)構(gòu)建。這樣會導致資源要求上升而最高時鐘速度下降。與通用邏輯單元相比，專用的DSP48模塊作為乘法器會有效得多(圖4)。

圖4：用Simulink的濾波器設計與分析(FDA)工具實現(xiàn)濾波器。

設計優(yōu)化

Synplify DSP的折疊選項可用來盡量減少所用乘法器的數(shù)量。在低采樣頻率下工作的電路尤其可從這一優(yōu)化中受益。

其原理很簡單。通常，每個乘法運算使用一個硬件乘法器，即使對于千赫級采樣頻率也是如此。然而，F(xiàn)PGA能以數(shù)百兆赫級的時鐘速度工作。如果硬件乘法器在FPGA的系統(tǒng)頻率下工作，就可以用時間多路復用過程按時序處理乘法運算。

假設電路的采樣頻率是3MHz，而FPGA最高可以在120MHz頻率下運行。如果以系統(tǒng)頻率運行乘法器，則每個硬件乘法器可以執(zhí)行40次運算。此時所需硬件可以減少40倍。也就是說可以將上述采樣率轉(zhuǎn)換器(或使用低采樣頻率的任何其他電路)“折疊”到僅需要很少硬件乘法器的程度。所以，也可以在現(xiàn)有最小的低成本FPGA中實現(xiàn)這種轉(zhuǎn)換器，從而真正取代DSP。

當然，還可能將計算量特別大的算法從DSP卸載到FPGA，從而減輕處理器的負荷。如果您的DSP應用已經(jīng)超過性能極限，而且您已經(jīng)為針對特定DSP架構(gòu)的應用源代碼作出大量投入，那么這種方法尤其有用(圖5)。

圖5：可以用折疊功能顯著減少所需的FPGA資源。

因為Synplify DSP中的折疊功能還支持多速率系統(tǒng)，所以與只有一種采樣頻率的系統(tǒng)相比，您可以進一步減少所需乘法器的數(shù)量。過采樣使用兩個FIR濾波器完成。這兩個濾波器以不同的采樣頻率運行。以較高采樣頻率運行的濾波器可以用您指定的折疊系數(shù)進行折疊。

以較低采樣頻率運行的濾波器用相對較高的系數(shù)折疊。獲得此系數(shù)的方法是用兩個濾波器的采樣頻率之差乘以折疊系數(shù)。例如，如果一個濾波器的采樣頻率是另一濾波器的8倍，則較快的濾波器用系數(shù)8折疊，而較慢的濾波器用系數(shù)64折疊。

這樣甚至可能生成以通常不能折疊的很高采樣率運行的空間優(yōu)化電路。例如，如果系統(tǒng)以200MHz采樣率運行并使用折疊系數(shù)2，那么系統(tǒng)頻率就可以提高到400MHz。

您還可以將折疊系數(shù)定義為1。以最高采樣率運行的電路元件不折疊。但是，以較低采樣頻率運行的多速率系統(tǒng)的所有電路元件都可從折疊和空間優(yōu)化實現(xiàn)中受益。您只需將系統(tǒng)作為整體為其定義折疊系數(shù)即可。然后，折疊會自動傳播到所有采樣頻率。

可以把折疊功能與另一優(yōu)化功能-重定時功能結(jié)合起來使用。如果系統(tǒng)不滿足目標頻率要求，可以增加流水線級數(shù)，直到獲得所需速率。這種做法對于使用高折疊系數(shù)的電路尤為重要，因為這類電路需要以相對較高的系統(tǒng)速度工作。

您還可以為折疊很少或沒有折疊的電路使用重定時，除非已經(jīng)達到FPGA的性能極限?？梢酝ㄟ^增加流水線級數(shù)來減少兩個寄存器之間組合邏輯門的數(shù)量(邏輯級數(shù))，這樣可以提高系統(tǒng)時鐘速度。

在生成RTL代碼時，Synplify DSP工具將進行時序分析，它會考慮所需的采樣頻率、折疊系數(shù)和FPGA的目標架構(gòu)。例如，與在較慢的低成本Spartan-3A DSP FPGA中實現(xiàn)的完全相同的電路相比，可以使用較少的流水線級數(shù)優(yōu)化映射到快速Virtex-5 FPGA的電路。

可以用FPGA提供的大量寄存器進行這種優(yōu)化。寄存器可以大量使用，不像乘法器或LUT(查找表)那樣很快會用光，這意味著可以使用寄存器輕而易舉的顯著提高系統(tǒng)時鐘速度。

當然，增加流水線級數(shù)會增加系統(tǒng)延遲。例如，如果使用重定時系數(shù)8，計算結(jié)果就會遲8個系統(tǒng)時鐘周期(不是采樣頻率周期)出現(xiàn)在FPGA的輸出上。向系統(tǒng)中嵌入電路時必須考慮到這一點(圖6)。

圖6：可以使用重定時功能為電路定義允許的最大延遲。然后由Synplify DSP自動增加流水線級數(shù)，直到獲得所需頻率。

特別重要的是，務必確保上述優(yōu)化不會影響Simulink中描述的原始MATLAB模型。通過驗證可以對算法進行鑒定，并且對量化效應的影響予以表述。Synplify DSP軟件模塊集允許使用截斷(去除無關(guān)位)、四舍五入(在下溢情況下)或飽和(在上溢情況下)進行從浮點到定點的轉(zhuǎn)換。一旦仿真顯示算法工作正常，即可生成RTL代碼。優(yōu)化VHDL或Verilog代碼可能改變延遲，但不會改變電路的操作。

本文小結(jié)

Synplify DSP工具基于MathWorks公司推出的行業(yè)標準MATLAB/Simulink軟件。模塊集提供的標準元件庫可用于實現(xiàn)復雜算法。除了加法、增益和延遲等基本元件，該庫還包含F(xiàn)IR或IIR濾波器等許多復雜功能和CORDIC算法。所有功能(包括高度復雜的FFT或Viterbi解碼器)均可任意參數(shù)化。還可以創(chuàng)建用戶定義庫，或者將現(xiàn)有的VHDL或Verilog代碼集成到Simulink模型中。

用Synplify DSP可以實現(xiàn)單速率和多速率系統(tǒng)。使用折疊、多通道化或重定時功能可以針對尺寸或速度優(yōu)化代碼。生成的RTL代碼都是未加密的通用代碼，可以使用常用工具進行綜合。

為了用FPGA取得最佳結(jié)果，Synplicity推薦使用Synplify Pro綜合工具。目前針對ASIC的開發(fā)環(huán)境也已經(jīng)推出。