在近日于美國舉行之年度國際固態(tài)電路會(huì)議(International Solid State Circuits Conference，ISSCC)的一場專題演說中，臺(tái)積電設(shè)計(jì)暨技術(shù)平臺(tái)副總經(jīng)理侯永清(Cliff Hou)表示，工程師需要能因應(yīng)今日芯片設(shè)計(jì)復(fù)雜性的新工具;而他也指出，針對(duì)四個(gè)目前的主要市場，需要采用包括機(jī)器學(xué)習(xí)在內(nèi)之新技術(shù)、新假設(shè)的個(gè)別工具。

“我們需要一種新的設(shè)計(jì)典范(paradigm)來克服芯片設(shè)計(jì)挑戰(zhàn);”侯永清指出：“我們是時(shí)候該推進(jìn)設(shè)計(jì)典范，我們一直只涵蓋設(shè)計(jì)領(lǐng)域的一小部份。”他表示，產(chǎn)業(yè)界在過去十年是由移動(dòng)應(yīng)用所驅(qū)動(dòng)，圍繞著智能手機(jī)SoC建立設(shè)計(jì)資料庫：“現(xiàn)在我們了解，移動(dòng)應(yīng)用可以做為一個(gè)起點(diǎn)，但我們需要為汽車、高性能系統(tǒng)以及物聯(lián)網(wǎng)(IoT)等設(shè)計(jì)考量大不相同的應(yīng)用，最佳化電路設(shè)計(jì)。”

侯永清展示了臺(tái)積電針對(duì)一系列手機(jī)與可穿戴式裝置設(shè)計(jì)應(yīng)用的四種不同SRAM設(shè)計(jì)，他也在專題演說中列出臺(tái)積電已經(jīng)看到某些進(jìn)展的棘手挑戰(zhàn);舉例來說，從40納米到7納米節(jié)點(diǎn)，金屬層的電阻增加一倍，而臺(tái)積電已經(jīng)在導(dǎo)線下打造了復(fù)雜的通孔柱(via pillars)堆疊，但并不能完全減輕這個(gè)問題。

臺(tái)積電還根據(jù)芯片是否需要更高的密度或速度，采用了兩種金屬;侯永清表示，那些選項(xiàng)：“需要設(shè)計(jì)變革以及EDA強(qiáng)化…EDA供應(yīng)商們已經(jīng)意識(shí)到這些問題，初步解決方案看來頗具前景。”此外，電源網(wǎng)路的建構(gòu)也必須非常小心，以避免在電晶體密度增加時(shí)的單元利用率(cell utilization)下降;他描述了能讓單元利用率在7納米節(jié)點(diǎn)由大約74%回升到79%的進(jìn)展。

“當(dāng)你設(shè)計(jì)電源網(wǎng)路時(shí)，得考量它們對(duì)電路設(shè)計(jì)的影響，并為其最佳化布線，否則就無法獲得所有制程微縮的優(yōu)勢(shì);”侯永清還展示了能因應(yīng)隨著設(shè)計(jì)轉(zhuǎn)移到更低電壓供電水準(zhǔn)而增加之延遲變異(delay variation)的新技術(shù)，他并呼吁催生精細(xì)度更高的新一代設(shè)計(jì)編譯器，以最佳化特定領(lǐng)域與性能需求。

臺(tái)積電利用機(jī)器學(xué)習(xí)在芯片設(shè)計(jì)繞線前預(yù)測線路擁擠，讓速度增加了40MHz

最后他展示了兩個(gè)將機(jī)器學(xué)習(xí)應(yīng)用于芯片設(shè)計(jì)的案例，其中之一是在芯片布線之前，運(yùn)用預(yù)測線路擁擠(congestion)的模型，將芯片速度提升40MHz。另一個(gè)案例則是能產(chǎn)生2萬個(gè)時(shí)脈閘控單元(clock gating cell)的先進(jìn)設(shè)計(jì)，因?yàn)橐?guī)模太大，設(shè)計(jì)工程師會(huì)被迫采取全局約束(global constraint);侯永清展示了一個(gè)機(jī)器學(xué)習(xí)模型，能預(yù)測單元中的延遲并設(shè)定其個(gè)別限制。