作為集成電路的基本電子組件，晶體管的大小 40 多年來一直在縮減。在我們的90-nm CMOS 工藝中，我們面臨著嚴峻挑戰(zhàn)，需要制造門長度不足 40 nm的晶體管。要求我們實現(xiàn)最高級的光刻與蝕刻控制，以保證整個晶圓上數(shù)十億之多的晶體管的特性保持一致。半導體行業(yè)中一批最佳的研發(fā)精英正在 TI 為此而努力工作。我們還將成功解決 65nm 工藝產(chǎn)生的新難題，正像我們已經(jīng)解決了許多前代高性能工藝的縮放問題一樣。

除了工藝控制之外，新的材料也有助于推動先進的晶體管技術。與 1nm 或較低柵極氧化層 (gate oxide) 相當?shù)那闆r下，我們需要新型高 K 電介質(zhì)來代替?zhèn)鹘y(tǒng)的硅氧化層?；阢x的材料可實現(xiàn)柵極介質(zhì)必需的熱穩(wěn)定性及可加工性，能夠幫助我們制造新一代晶體管。

深亞微米晶體管的電氣特性帶來了新的設計挑戰(zhàn)，不僅對工藝研發(fā)如此，對系統(tǒng)級而言也是如此。為了實現(xiàn)低于 1 伏特的必需性能，我們必須解決薄連接與接合元件漏極 (race-source drain) 造成的問題。這些問題要求非常嚴格的工藝控制。小型晶體管靜態(tài)電流越高，要求的系統(tǒng)專業(yè)技術也就越高。TI 開發(fā)的技術將 OMAP 無線架構產(chǎn)品與底層工藝緊密耦合，實現(xiàn)了最大的功率效率與最佳技術優(yōu)化。

我們的許多研發(fā)力量目前都集中在實施 90nm 節(jié)點技術上，但我們?nèi)酝度胭Y源研究 65nm 節(jié)點乃至更先進技術節(jié)點的晶體管設計。目前看來，未來系列晶體管的物理特性似乎令人產(chǎn)生畏難情緒，但 TI 一直以來都是解決上幾代工藝技術物理挑戰(zhàn)的領先者之一，因而我們還將繼續(xù)在推進未來 IC 技術發(fā)展方面發(fā)揮重要作用。

例如，TI 與位于洛桑的瑞士聯(lián)邦科技學院 (Swiss Federal Institute of Technology) 合作，介紹了一種使用單電子晶體管 (SET) 執(zhí)行邏輯功能，并大幅降低未來半導體器件尺寸及功耗的一種可能的方法。SET 與標準 CMOS 晶體管相結合可能提供足夠的增益與電流驅動，從而與單用 CMOS 相比最終能在更小的尺寸上執(zhí)行邏輯功能。SET 可使用單電子代表邏輯狀態(tài)，因此有可能在計算應用領域將業(yè)界引領向電子的理論極限。

來源:零八我的愛0次