1.1.2 邊緣速率引發(fā)高速問題 EDA設計工程師發(fā)現(xiàn) SI問題的起因不僅僅是高速設計。真正的原因不是系統(tǒng)時鐘速率的提高，而是驅(qū)動器上升和下降時間的縮短。隨著芯片制造工藝技術的進步及IC制造商轉(zhuǎn)向采用 0.25 微米或更小工藝，他們所生產(chǎn)的標準元件的裸片尺寸越來越小；邊緣速率越來越快，最終會導致 PCB設計中高速問題的產(chǎn)生，而傳統(tǒng)的高速分析是不考慮這類問題的。 此外，當IC制造商轉(zhuǎn)向可在更小面積上封裝更多功能的高密度器件時，需要開發(fā)新型的封裝技術?，F(xiàn)在，BGA、CSP 和 MCM 等封裝技術都可根據(jù)設計要求，在小型封裝內(nèi)提供更多的引腳和更少的封裝寄生參數(shù)。盡管這些新型器件體積極小，但它們也有其自身的問題。例如，互連線較長 。 即便不考慮系統(tǒng)時鐘速率，高的上升時間和更長的走線長度也讓設計工程師面臨著嚴峻的挑戰(zhàn)。只要傳輸線長度引起的延遲超過驅(qū)動器上升/下降時間有效長度的六分之一，就會引起傳輸線問題。例如，若上升時間為 1 ns，走線邊緣速率為每英寸 2ns，只要走線長度超過 1 英寸，就會發(fā)生傳輸線問題。眾所周知，走線長度小于1 英寸的極為少見。因此，采用上升時間為 1ns 的設計肯定會出現(xiàn)高速設計問題。隨著新型 IC 工藝的出現(xiàn)，情況會變得越來越糟。因為上升時間將很快發(fā)展到 1ns 以下。實際上，大約每隔三年晶體管門長度就會縮短，而其相應的開關速率會增長約 30%。 SI問題的表現(xiàn)方式很多。當邊緣速率上升時，時序問題首先暴露出來。傳輸線效應造成的阻尼振蕩(Ringing)、正尖峰(overshoot)和負尖峰(undershoot)有可能超過規(guī)定的噪音容限。在低速系統(tǒng)中，互連延遲和阻尼振蕩可以忽略不計，因為在這種系統(tǒng)中信號有足夠的時間達到穩(wěn)定。但是當邊緣速率加快，系統(tǒng)時鐘速率上升時，信號在器件之間的傳輸時間以及同步準備時間都縮短了。 當邊緣速率低于1ns時，串擾問題也出現(xiàn)了。通常串擾問題出現(xiàn)在高邊緣速率、高密度的上，其成因是走線之間的耦合。亞納秒級邊緣速率會引起高頻諧振，很容易耦合到鄰近的互連線中，從而造成串擾，擁有大量高速互連的特別容易產(chǎn)生此類問題。 當高速器件的邊緣速率低于 0.5ns 時，電源系統(tǒng)穩(wěn)定性和 EMI等問題也隨之產(chǎn)生。來自大容量數(shù)據(jù)總線的數(shù)據(jù)交換速率特別快，當它在電源層中產(chǎn)生足以影響信號的強波紋時，就會產(chǎn)生電源穩(wěn)定性問題。高速信號也可能產(chǎn)生輻射，EMI因而也成為要關注的另一個設計問題。1.1.3 傳輸線效應 PCB板上的走線可等效為下圖所示的串聯(lián)和并聯(lián)的電容、電阻和電感結(jié)構。串聯(lián)電阻的典型值 0.25-0.55 ohms/foot，因為絕緣層的緣故，并聯(lián)電阻阻值通常很高。將寄生電阻、電容和電感加到實際的 PCB 連線中之后，連線上的最終阻抗稱為特征阻抗 Zo。線徑越寬，距電源/地越近，或隔離層的介電常數(shù)越高，特征阻抗就越小。如果傳輸線和接收端的阻抗不匹配，那么輸出的電流信號和信號最終的穩(wěn)定狀態(tài)將不同，這就引起信號在接收端產(chǎn)生反射，這個反射信號將傳回信號發(fā)射端并再次反射回來。隨著能量的減弱反射信號的幅度將減小，直到信號的電壓和電流達到穩(wěn)定。這種效應被稱為振蕩，信號的振蕩在信號的上升沿和下降沿經(jīng)?？梢钥吹?。 注：關于傳輸線的等效電路請參照電氣篇中的“相關計算”。圖 1－４ 傳輸線的等效電路