摘要：AD6634是Analog Devices公司的四通道寬帶可編程數(shù)字接收信號處理芯片。文中介紹了AD6634的內(nèi)部結(jié)構(gòu)和基本功能特點，給出了基于AD6634的通用可編程中頻軟件無線接收系統(tǒng)的結(jié)構(gòu)，同時給出了系統(tǒng)中AD轉(zhuǎn)換、FIFO和DSP等器件的選擇方向，最后討論了AD6634主要參數(shù)的設(shè)置方法。

    關(guān)鍵詞：軟件無線電 AD6634 接口 參數(shù)設(shè)置

1 引言

1992年5月，Miltre公司的Jeo Mitoa首次提出了軟件無線電的概念，其基本思想是在一個通用可編程硬件平臺上，通過軟件編程的方法來完成通信的各種功能，并將A/D、D/A轉(zhuǎn)換盡量靠近天線，盡可能多地實現(xiàn)系統(tǒng)功能軟件化。其通用的硬件平臺可用可編程數(shù)字信號處理器（DSP）來實現(xiàn)。但是由于器件發(fā)展水平的限制，常用A/D轉(zhuǎn)換器件的軟件速率一般只能達到幾十MHz到幾百MHz，因而不能在射頻頻域進行數(shù)字化采樣。另外，DSP的處理速度比較低，通常是將整個系統(tǒng)分成射頻部分、中頻部分和基頻部分分別處理。即在射頻部分將信號模擬下變頻到10MHz至100MHz的中頻段，然后在中頻實現(xiàn)采樣數(shù)字化，由于中頻采樣后信號對DSP的處理速度要求依然很高，比如，如果取樣速率在30～50MHz，則至少需要5000MIPS（million instructions per second）的DSP才能滿足實時處理要求。而目前單個DSP器件很難滿足采樣信號直接處理的實時性要求，所以，必須在中頻段進行數(shù)字下變頻處理，降低數(shù)據(jù)的速率，同時要確保輸出的數(shù)據(jù)不混疊，這樣才能夠在基帶處理部分恢復原始信號。采用AD公司的四通道接收信號處理芯片AD6634能夠很好的實現(xiàn)這一功能。

圖1

2 AD6634的功能特點

AD6634能同時處理四個不同的輸入信號，其基本功能是對輸入采樣數(shù)據(jù)進行正交混頻，以將采樣信號從中頻變到基帶；之后再對混 頻后的信號進行抽取以降低數(shù)據(jù)速率，從而方便DSP的處理；其內(nèi)置濾波器濾除帶外信號，并提取所需要的信號等。AD6634的基本結(jié)構(gòu)原理如圖1所示。其基本功能特點如下:

·帶有80Msps寬帶雙輸入端口（14位線性部分，3位指數(shù)部分），能同時處理兩個WCDMA通道或者4個GSM/EDGE，IS136通道。輸入數(shù)據(jù)格式靈活，并可由內(nèi)部寄存器字控制。

·四路獨立的數(shù)字接收通道，可同時處理四路不同的輸入信號，也可四個通道同時時同一輸入寬帶信號，每一通道都可配置處理來自任一端口的數(shù)據(jù)，這樣就可以根據(jù)輸入信號的不同來靈活設(shè)計。

·具有雙16位并行輸出端口，可提高數(shù)據(jù)輸出速率。

·有32位復數(shù)可調(diào)NCO，可保證足夠的混頻信號精度。

·rCIC2是二階積分梳狀濾波器，內(nèi)插因子最大可達512，抽取因子最大為4096，數(shù)據(jù)變化率為兩者之比；5階CIC濾波（CIC5）的抽取因子從2～32；可編程RAM系數(shù)濾波（RCF）抽取因子從1～256。因而可滿足對輸入信號的抽取，降低數(shù)據(jù)速率的要求。

·可選擇96dB范圍的可編程數(shù)字AGC回路，并可直接和RAKE接收機接口。

·JTAG邊界掃描測試，符合IEEE標準1149.1規(guī)范。

·采用3.3V I/O和2.5V CMOS內(nèi)核雙電壓供電，優(yōu)點明顯，因為3.3V的I/O提高了驅(qū)動能力，且易于和外圍芯片進行接口，而2.5V內(nèi)核則大大降低了芯片功耗。

3 中頻軟件無線電的硬件電路

利用AD6634來設(shè)計通用可編程中頻軟件無線接收系統(tǒng)的基本思路是：首先將抗混疊濾波后的信號輸入AD進行采樣轉(zhuǎn)換，并將AD輸出信號作為AD6634的輸入信號，然后通過兩個數(shù)字混頻器來和數(shù)控蕩器產(chǎn)生的正弦、余弦信號相乘，再由抽取濾波器抽取以輸出數(shù)據(jù)速率降低的數(shù)字基帶信號，最后經(jīng)FIFO緩沖后，送入DSP進行基帶處理?；谧詈蠼?jīng)FIFO緩沖后，送入DSP進行基帶處理?；贏D6634的中頻軟件無線電（SDR）的結(jié)構(gòu)原理如圖2所示。由圖2可以看出，系統(tǒng)中的主要IC除了AD6634外，還有AD轉(zhuǎn)換、FIFO、DSP、FPGA等。

A/D轉(zhuǎn)換器選用AD公司的AD9238，該芯片具有12位采樣精度，最大采樣速率為65MHz，信噪比（SNR）為70dB，無雜散動態(tài)范圍為85dB。ASD9238為兩路輸入、兩路輸出定點模數(shù)轉(zhuǎn)換器件，具有偏移二進制和二進制補碼兩種數(shù)據(jù)輸出格式，可以和AD6634直接接口。

由于AD6634的兩路獨立輸出不方便與DSP（TMS320C6711）進行直接連接，另外，如果直接用DSP的EMIF接口來直接接收也會增加DSP的負擔且不可靠，而如果EMIF不能及時接收，端口上的數(shù)據(jù)就會被新的數(shù)據(jù)所代替，從而造成數(shù)據(jù)的漏讀。為了避免數(shù)據(jù)丟失，必須在AD6634和DSP之間加上緩存。設(shè)計時可以用RAM、雙口RAM或FIFO。RAM或雙口RAM實時性好、地址控制簡單，但需要雙路地址總線，且芯片面積大，性價比較低。而FIFO可以采用不同的寫入和讀出速率，地址控制較為簡單，很容易與AD6634和DSP接口相連接，且芯片面積小，節(jié)省了PCB面積，性價比較高。因此，本設(shè)計選用了TI公司的選通式先入先出FIFO SN74ACT7804。這是512×18位的高速FIFO器件，在LDCK的上升沿寫入數(shù)據(jù)，在UNCK上升沿讀出數(shù)據(jù)，F(xiàn)IFO的各種狀態(tài)位（FULL，HF等）很容易作為數(shù)據(jù)讀寫的控制位，方便了接口的設(shè)計。

圖2

    設(shè)計時可選用Altera公司的FPGA芯片EPF10K10ATC100-3來完成AD6634的初始化以及系統(tǒng)時鐘的產(chǎn)生和控制等。EPF10K10ATC100-3有576個邏輯單元，6144個RAM bit，完全滿足系統(tǒng)的需要。DSP則可選擇TI公司的浮點DSP芯片TMS320C6711-150。TMS320C6711的主頻高達150MHz，芯片的外部存儲器接口EMIF支持各種同步和異步存儲器，同時也支持FIFO。

4 AD6634的主要參數(shù)設(shè)置

AD6634的參數(shù)設(shè)置是整個系統(tǒng)性能的保證。主要包括：數(shù)控振蕩器頻率轉(zhuǎn)換、輸入使能控制、總的抽取因子及在各個階段的分配以及輸出格式的選擇等。

4．1 輸入使能控制

利用輸入使能控制（IENn）信號和時鐘沿可對AD6634中每一個濾波通道的工作模式進行配置。AD6634的四種工作模式如下：

在模式0（Blank on IEN Low）時，若IEN為高，則新的數(shù)據(jù)在輸入時鐘的每一個上升沿被選通，而當IEN為低時，輸入的數(shù)據(jù)用0來代替。當IEN為高時，后端處理（rCIC2,CIC5,RCF）繼續(xù)進行。

在模式1（Clock on IEN High）時，若IEN為高，數(shù)據(jù)將被鎖存，同時在IEN為高期間，新的數(shù)據(jù)在輸入時鐘的上升沿被選通；而當IEN是低時，輸入數(shù)據(jù)不再被鎖存。此時NCO停止，但后端處理仍在繼續(xù)。

在模式2（Clock on IEN Transition to High）時，數(shù)據(jù)僅在IEN上升轉(zhuǎn)換后的第一個時鐘的上升沿被鎖存。雖然數(shù)據(jù)僅在第一個有效時鐘被鎖存，但后端處理仍在繼續(xù)。

模式3(Clock on IEN Transition to Low)和模式2近似，只是在IEN下降轉(zhuǎn)換時鎖存數(shù)據(jù)。不同的使能模式對應不同的應用。模式0適用于時分多路復用。模式2適用于輸入時鐘跑龍?zhí)子跀?shù)據(jù)輸入速率時的應用，因為此時有更多的濾波時隙（taps）被用于濾波計算。當兩個AD與AD6634的一個輸入端口相連，或者可輸出交叉數(shù)據(jù)的單個AD（如AD9238）和AD6634的一個輸入端口相連時，為了節(jié)省輸入端口，以使AD6634可以同時處理四個不同的輸入信號，以使AD6634可以同時處理四個不同的輸入信號，可以使用模式2和3，即讓AD6634的一個通道工作在模式2，另一個通道工作在模式3，這樣，從一個通道輸入的交叉數(shù)據(jù)流就可以被分開，從一個通道輸入的交叉數(shù)據(jù)流就可以被分開，從而實現(xiàn)同時處理四個不同輸入信號的目的。

4.2 振蕩器頻率設(shè)置

AD6634的每一個通道都有兩個獨立的乘法器和一個32位的復數(shù)NCO。NCO能產(chǎn)生分辨率為fclk/2 32，范圍為-fclk/2～fclk/2的振蕩頻率。振蕩器的頻率可以按下式計算：NCOFREO=2 32MOD（fchange/fclk）

其中，NCOFREQ是32位整數(shù)，fchange是期望的通道頻率，fclk是AD6634的主時鐘頻率或者輸入的數(shù)據(jù)速率。

4.3 抽取率設(shè)置

總的抽取因子首先必須滿足抽取后系統(tǒng)頻帶不混疊，如果通道的帶寬是B，取樣率為fs，抽取因子為D，則最大的抽以率為D≤fs/(2B)，這樣抽取后才不會發(fā)生混疊；其次要考慮DSP的處理能力。DSP的處理能力決定了AD6634每秒輸出的數(shù)據(jù)量。輸出數(shù)據(jù)量和輸入數(shù)據(jù)量的比率就是AD6634的最小抽取率?？偟某槿∫蜃拥拇笮”仨氃谶@兩者之間?？偝槿∫蜃涌稍诟鱾€階段進行分配。rCIC2和CIC5階段的抽取率是根據(jù)每個階段對混疊抑制的不同要求，通過查表計算得到的。比如rCIC2階段輸入的是取率為10MHz，帶寬為±7kHz的帶通信號，若要求此階段有100dB的混疊抑制，則首先應計算出通帶相對與取樣率的百分比：

100×（7kHz/10MHz）=0.07

然后在表中100dB對應的列中找到大于等于0.07的數(shù)值，這樣，其對應行中的抽取值（抽取和內(nèi)插的比率）即為滿足要求的抽取率。越大的數(shù)值對應的抽取越小。由于在第一個階段加大抽取率可以降低功耗，所以rCIC2階段的抽取率應盡可能的大。

RAM系數(shù)濾波器是系數(shù)可編程的抽取濾波器，是較為靈活的部分?？够殳B濾波和匹配濾波的階數(shù)和系數(shù)可根據(jù)系統(tǒng)的具體需要和可用時鐘數(shù)來定。

4．4 輸出格式選擇

AD6634的每個通道有兩種工作模式：通道模式和AGC模式。其中AGC模式支持與RAKE接收機的直接接口。而在通道模式中，來自通道的I和Q數(shù)據(jù)則繞過AGC而直接從并行端口輸出。通道模式可提供兩種數(shù)據(jù)格式，每一種格式要用不同的并行端口時鐘（PCLK）周期來完成數(shù)據(jù)的傳輸。在16位交叉數(shù)據(jù)格式中，可用一個PCLK周期完成I通道數(shù)據(jù)傳送，下一個PCLK周期完成Q通道數(shù)據(jù)傳送，I和Q通道數(shù)據(jù)都是16位的；在8位并行格式中，可用一個PCLK周期同時完成I和Q通道的數(shù)據(jù)傳輸，此時的I和Q通道的數(shù)據(jù)都是8位的。具體采用哪一種格式應考慮數(shù)據(jù)的精度和數(shù)據(jù)傳輸?shù)乃俣取?/P>

5 小結(jié)

詳細介紹了可編程數(shù)字下變頻器AD6634的結(jié)構(gòu)和特點，提出一種基于AD6634的通用中頻軟件無線接收系統(tǒng)的設(shè)計方案，給出了AD6634的外圍器件選擇方向，討論了AD6634主要參數(shù)的設(shè)置方法。文中介紹的軟件無線電接收系統(tǒng)充分體現(xiàn)了軟件無線電的可編程性和可重構(gòu)性，具有重要的實用價值。