串行解串器是可將大位寬并行總線壓縮成少量(通常為一條)差分串行鏈路的器件，該鏈路可在遠(yuǎn)遠(yuǎn)高于低速大位寬并行總線的速率下進(jìn)行切換。串行解串器對(duì)大位寬并行總線進(jìn)行了串行化，不僅可實(shí)現(xiàn)在系統(tǒng)內(nèi)部、系統(tǒng)間或位于兩個(gè)不同地點(diǎn)的系統(tǒng)間進(jìn)行大量數(shù)據(jù)的點(diǎn)對(duì)點(diǎn)傳輸，同時(shí)還可降低功耗、板級(jí)空間和成本。下圖 1 是串行解串器的基本概念。

圖 1：串行∕解串

隨著數(shù)據(jù)速率的增加，有關(guān)實(shí)施并行總線的問(wèn)題也隨之增多。較快總線比較慢總線功耗高，而且由于定時(shí)容差的降低，信道數(shù)量的增加，布局難度也越來(lái)越大。隨著數(shù)據(jù)速率的增加，保持信道間的時(shí)滯也日益重要，原因是較大的時(shí)滯差異會(huì)導(dǎo)致系統(tǒng)定時(shí)問(wèn)題，因?yàn)榻邮掌餍枰磳?duì)齊位組在并行數(shù)據(jù)總線中進(jìn)行時(shí)鐘計(jì)時(shí)。此外，由于如今的設(shè)計(jì)日益緊湊，板級(jí)空間也格外珍貴，因此大型并行總線會(huì)消耗寶貴的 PCB 基板空間。串行解串器能夠降低成本、功耗以及板級(jí)空間，可為上述設(shè)計(jì)挑戰(zhàn)提供良好的解決方案。

我們首先用一個(gè)簡(jiǎn)單的串行解串器實(shí)例來(lái)描述基本工作原理，因?yàn)楫?dāng)前有些串行解串器器件可能比較難處理。時(shí)鐘定時(shí)對(duì)于使用串行解串器的應(yīng)用來(lái)說(shuō)極為重要，因?yàn)橐磺卸疾荒茈S機(jī)出現(xiàn)，必須在給定的時(shí)間內(nèi)發(fā)生。系統(tǒng)時(shí)鐘可分配給包括串行解串器在內(nèi)的所有組件，以幫助實(shí)現(xiàn)同步工作。網(wǎng)絡(luò)處理單元 (NPU) 或 FPGA 等終端器件不僅可在所需的系統(tǒng)頻率下實(shí)現(xiàn)并行數(shù)據(jù)輸出運(yùn)行，而且還可連接至串行解串器器件的并行接口。并行數(shù)據(jù)可在系統(tǒng)時(shí)鐘的時(shí)鐘上升沿、下降沿或上升及下降沿上、在串行解串器 FIFO 中進(jìn)行定時(shí)。數(shù)據(jù)怎么在 FIFO 中進(jìn)行定時(shí)，取決于串行解串器廠商以及所針對(duì)的最終應(yīng)用。

并行數(shù)據(jù)通常將編碼為標(biāo)準(zhǔn)編碼方案(例如 8B/10B 編碼)，因而適用于串行化。原始應(yīng)用數(shù)據(jù)可能包含病態(tài)模式、長(zhǎng)期運(yùn)行的 1 和 0，這會(huì)使串行解串器難以捕捉位跳變。對(duì)數(shù)據(jù)進(jìn)行編碼能夠消除病態(tài)模式，確保數(shù)據(jù)流的轉(zhuǎn)換密集度平衡和 DC 平衡。未編碼數(shù)據(jù)的另一個(gè)挑戰(zhàn)是字符描述會(huì)在串行化過(guò)程中丟失，因此將數(shù)據(jù)編碼為 10 位字符可確保接收器能夠判定正確的字符描述。通常使用逗號(hào)字符(0011111 或 1100000)或 K28.5(0011111010 或 1100000101)，也可使用其它同步字符。K28.5 字符由發(fā)送串行解串器針對(duì)接收器插入，從而可檢測(cè)為對(duì)齊字符。串行化數(shù)據(jù)隨后將通過(guò)介質(zhì)送達(dá)接收串行解串器器件。下圖 2 是 8B/10B 編碼實(shí)例。

圖 2：8B/10B 編碼

該接收串行解串器可將流入的比特流(表現(xiàn)為電壓擺幅)轉(zhuǎn)換為數(shù)字比特流。此外，該接收器還整合有時(shí)鐘數(shù)據(jù)恢復(fù)電路 (CDR)，其可從流入的 DC 平衡數(shù)據(jù)流中恢復(fù)字節(jié)時(shí)鐘。接收串行解串器可運(yùn)行自己的本地參考振蕩器，但這不僅要與恢復(fù)的字節(jié)時(shí)鐘相位對(duì)齊，而且還要用于為接收到的比特流時(shí)鐘計(jì)時(shí)。接收到的比特流隨后可進(jìn)行解串，反饋至并行總線，送達(dá)等待中的終端器件。

TLK1501 是一款多千兆位收發(fā)器，可用于高速點(diǎn)對(duì)點(diǎn)數(shù)據(jù)傳輸系統(tǒng)。TLK1501 支持 16 位大并行接口，可在參考時(shí)鐘上升沿讀入數(shù)據(jù)。并行總線經(jīng)過(guò) 8B/10B 編碼并經(jīng)過(guò)串行化后，通過(guò)差分高速介質(zhì)進(jìn)行有序傳輸。TLK1501 的接收器部分可接受 8B/10B 編碼數(shù)據(jù)，對(duì)此，其 CDR 將鎖定從輸入數(shù)據(jù)流提取比特時(shí)鐘并對(duì)該數(shù)據(jù)流進(jìn)行重定時(shí)。串行數(shù)據(jù)流隨后對(duì)齊到分開(kāi)的 10 位字符邊界，經(jīng)過(guò)解碼后通過(guò) 16 位總線傳輸至等待中的終端器件。TLK1501 是一款簡(jiǎn)潔的器件，采用它進(jìn)行設(shè)計(jì)，可降低系統(tǒng)成本與功耗，縮小板級(jí)空間。