一，關于ISI的文章典籍有哪些？
關于ISI，有兩本比較有名的SI著作中有提到。在Intel的三位工程師合著的《高速數(shù)字系統(tǒng)設計——互連理論和設計實踐手冊》(p65-p66)中，對ISI的解釋是：“當信號沿傳輸線傳播時，總存在反射、串擾、或其它噪聲源引起的噪聲。這些噪聲會影響發(fā)送到傳輸線上的信號，降低時序容限和信號完整性容限。這種現(xiàn)象稱為ISI”。 在另外一個著名美籍華人SI專家李鵬（Mike Peng Li）的著作《高速系統(tǒng)設計——抖動、噪聲和信號完整性》（p6-p7）中，有下面的描述，“在有損媒質(zhì)中，（較高頻率的）比特流可能會造成跳變時序和信號幅度偏離理想值?！捎谌菪孕?，每次電平跳變都要有一定的電荷充放電時間。如果前次跳變的電平在達到預定電平之前，緊接著發(fā)生又一次跳變，那么當前比特就可能產(chǎn)生時間和電平量級的偏差，這種效應會級聯(lián)累積” ，于是產(chǎn)生了ISI。 可能是由于翻譯的原因，上段文字令人難以透徹理解ISI。我運用強大的google，但未能google出能幫助我寫完此文的參考文獻。 本文將從力科示波器測量的眼圖特點來幫您識別什么是ISI，并介紹力科示波器分析ISI的一個重要工具ISI Plot及其對調(diào)試的實際幫助。
二、力科示波器“眼”中的ISI
簡單地說，ISI(intersymbol interference，碼間干擾)是一種信號的失真，一種碼型對相臨的碼型產(chǎn)生干擾。ISI是固有抖動(Dj)的主要來源。我們可以通過眼圖的特點來判斷是否有ISI存在。在力科示波器“眼”中，ISI表現(xiàn)為兩種典型特征，分別如圖一、二所示。不完美的“眼圖”總是能說明點問題的，特別是這種不完美的“眼圖”表現(xiàn)出這么強烈的規(guī)律時！ 圖一上圖表示沒有ISI時測量出的3.125Gbps信號的眼圖，下圖表示有ISI測量出的3.125Gbps的眼圖，ISI帶來的數(shù)據(jù)相關性抖動DDj（Dj的一部分）如紅色區(qū)間所示。圖二的上升沿產(chǎn)生了負向的凹脈沖，下降沿產(chǎn)生了正向的凸脈沖。

圖一 上圖表示沒有ISI的3.125Gbps信號眼圖，下面表示有ISI的眼圖測量

圖二 阻抗不匹配帶來的ISI問題

三、基于力科串行數(shù)據(jù)分析儀的ISI Plot功能
力科的串行數(shù)據(jù)分析SDA系列有一種獨特的ISI Plot功能，可以將數(shù)據(jù)流中的相同次序的比特位組合起來進行平均從而消除掉噪聲的影響，如圖三所示。

圖三 ISI Plot

ISI Plot是力科的一種專利方法，該方法利用歷史上捕獲到的波形的很多比特位來確定對某一給定的比特位的跳變沿的影響。用戶可以選擇屏幕上的比特位個數(shù)(3-10個)來測量。捕獲的波形按選擇的比特位個數(shù)來分段處理。譬如選擇4個比特位，那么4 UI長度的數(shù)據(jù)段就會被掃描，總共有2的4次方16種組合的碼型被定位和平均。譬如下面的數(shù)據(jù)流中共出現(xiàn)18次0010被平均，9次1101被平均，3次0001被平均。平均處理的過程中隨機抖動，噪聲和周期性抖動被去掉了。這些波形段疊加顯示，最終2的4次方個平均后的波形都顯示在ISI Plot上。 如圖四所示。圖五以3 UI長度圖示了ISI Plot的實現(xiàn)原理。

圖四 4 UI的ISI Plot

圖五 3 UI的ISI Plot

四、引起ISI的原因及ISI Plot對分析ISI問題的幫助
1，預加重過大
預加重過大會產(chǎn)生ISI。圖六分別表示在10%、20%、33%三種預加種時的眼圖測量結(jié)果。在33%預加重時的ISI明顯增大。

圖六 不同預加重時的眼圖

2，數(shù)據(jù)碼型的特點和傳輸通道對串行數(shù)據(jù)不同頻率的碼型頻率響應
數(shù)據(jù)碼型中包括有連續(xù)跳變沿(如101010……)的碼型包括的頻率成分是有些碼型（如11001100……）的頻率的兩倍，更是另外一類碼型（如111000111000……）的頻率的三倍。 PCB傳輸介質(zhì)的低通特性會過濾掉高頻成分，其結(jié)果是會使高頻碼型幅值衰減，相位偏移。
3，數(shù)據(jù)比特位出現(xiàn)的次序
數(shù)據(jù)比特位出現(xiàn)的次序影響到數(shù)據(jù)跳變沿的時序。如下所示的串行數(shù)據(jù)流包含有碼型00010 和11110，其中1->0 的跳變導致的過零點時刻不一樣，于是帶來了ISI問題，如圖七所示，利用ISI Plot可以定位出這種時序上的差別。

圖七 不同的比特位次序產(chǎn)生的ISI

4，阻抗不匹配
阻抗不匹配會導致容性傳輸線產(chǎn)生反射。含有高頻能量的上升沿被反射，該反射會“拉低”電平。反之亦然。這通常意味著部分傳輸線有附加的電容或較低的阻抗。這種阻抗不匹配帶來的ISI問題可以用ISI Plot的方法來定位，也可以用眼圖模板失敗定位功能來驗證。阻抗不匹配帶來的跌落出現(xiàn)在距離跳變沿的固定距離。 圖八用ISI Plot揭示出的碼型相關性是傳統(tǒng)的眼圖方法不能實現(xiàn)的。所有的上升沿都造成了負向的凹脈沖并且所有的下降沿造成了正向的凸脈沖，這意味著部分傳輸線有附加的電容，或較低的阻抗。

圖八 ISI Plot揭示了碼型相關性

利用眼圖的模板失敗跟蹤功能也能從另外的角度分析這種阻抗不匹配問題?？梢灾饌€觀察每個被侵犯的模板碼型查看邊沿和跌落之間的關聯(lián)性。如圖九所示，還通過測量沿與脈沖之間的時間間隔可以估算出不匹配點的大致距離。

圖九 模板失敗跟蹤功能可用來查看反射

五、如何降低ISI的影響
在《高速數(shù)字系統(tǒng)設計——互連理論和設計實踐手冊》一書中，提出了下面的一些降低ISI的經(jīng)驗方法，現(xiàn)摘錄如下：
1.通過消除阻抗不連續(xù)，并使走線分支長度和較大的寄生效應（源自封裝、插槽、或連接器）最小化，使得總線上的反射降為最小。
2.使互連通路盡可能短。
3.避免耦合緊密的彎曲走線。
4.合理選擇線長，使得總線上傳輸信號時的同時，不會發(fā)生信號完整性問題（即振鈴、信號突起、信號過沖等）。
5.使串擾影響最小化。