ADC轉(zhuǎn)換器測(cè)試技術(shù)
高速、高精度、低功耗、多通道是ADC未來的發(fā)展趨勢(shì)
目前，隨著數(shù)字處理技術(shù)的飛速發(fā)展，在通訊、消費(fèi)電器、工業(yè)與醫(yī)療儀器以及軍工產(chǎn)品中，對(duì)高速ADC的需求越來越多。以通訊領(lǐng)域出現(xiàn)的新技術(shù)“軟件無線電”為例，其與傳統(tǒng)數(shù)字無線電的主要區(qū)別之一就是要求將A/D、D/A變換盡量靠近射頻前端，將整個(gè)RF段或中頻段進(jìn)行A/D采樣。如果將A/D移到中頻，那么這種系統(tǒng)會(huì)要求數(shù)據(jù)轉(zhuǎn)換器有幾十到上百兆的采樣率。同時(shí)要求數(shù)據(jù)轉(zhuǎn)換器對(duì)高頻信號(hào)有很小的噪音和失真，以避免小信號(hào)被頻率相近的大信號(hào)所掩蓋。
高精度也是ADC未來的發(fā)展趨勢(shì)之一。為滿足高精度的要求，數(shù)字系統(tǒng)的分辨率在不斷提高。在音頻領(lǐng)域，為了在音頻處理系統(tǒng)中獲得更加逼真的高保真聲音效果，需要高精度的ADC。在測(cè)量領(lǐng)域，儀表的分辨率在不斷提高，電流到達(dá)nA級(jí)，電壓到mV級(jí)。目前已經(jīng)出現(xiàn)分辨率達(dá)到28bit的ADC，同時(shí)人們也在研究更高分辨率的ADC。
低功耗已經(jīng)成為人們對(duì)電子產(chǎn)品共有的的要求。當(dāng)SOC（片上系統(tǒng)）的設(shè)計(jì)者們?cè)跒樯釂栴}頭疼的時(shí)候，便攜式電子產(chǎn)品中的開發(fā)商們也在為怎樣延長(zhǎng)電池使用時(shí)間而動(dòng)腦筋。對(duì)于使用于此的ADC而言，低功耗的重要性是顯而易見的。
在某些應(yīng)用中（如醫(yī)學(xué)圖像處理），需要多路信號(hào)并行處理的，這驅(qū)使ADC的制造商們把多個(gè)ADC集成在一塊IC上。在這一類芯片中，如果使用傳統(tǒng)的并行接口，將意味著數(shù)字管腳的激增，所以大都是使用了CDF（Clock-Data-Frame）的并行轉(zhuǎn)串行技術(shù)。
高速AD測(cè)試中的難點(diǎn)
高精度ADC的采樣率不高，測(cè)試關(guān)鍵是要有高精度的信號(hào)源。而高速ADC測(cè)試是一項(xiàng)更具挑戰(zhàn)性的工作，其中采樣時(shí)鐘的Jitter和高速數(shù)字接口是兩個(gè)必須面對(duì)的難題。
采樣時(shí)鐘的Jitter（抖動(dòng)）問題
隨著輸入信號(hào)和采樣頻率的增大，ADC的采樣時(shí)鐘所攜帶的Jitter，在很大程度上影響到測(cè)試結(jié)果，使之成為一項(xiàng)很艱難的工作。這中間有兩個(gè)重要的關(guān)系需要考慮，第一個(gè)重要的關(guān)系見圖1的推導(dǎo)。
這是在暫不考慮量化誤差的情況下，ADC的采樣時(shí)鐘所攜帶的Jitter與ADC信噪比之間的關(guān)系。這一關(guān)系也表明ADC的信噪比會(huì)受采樣時(shí)鐘Jitter所限。公式推導(dǎo)中，在計(jì)算采樣誤差幅度時(shí)，選取了t=0的時(shí)刻，因?yàn)榇藭r(shí)正弦信號(hào)的斜率最大，得到的采樣誤差最大。表1是由式1得到的結(jié)果，從中可以看到，被測(cè)試的輸入信號(hào)頻率越大，對(duì)信噪比的要求越高，則對(duì)采樣時(shí)鐘Jitter的要求越苛刻。如輸入信號(hào)是50.1MHz的正弦波，在不考慮量化誤差的情況下，信噪比要測(cè)到55dB，則要求采樣時(shí)鐘的Jitter不能大于5.649140981ps。如果再考慮量化誤差的帶來的影響，則需要更小的Jitter。
時(shí)鐘Jitter并不是高速ADC性能的唯一限制。需要考慮的第二個(gè)重要的關(guān)系是ADC的分辨率與信噪比之間的關(guān)系，
即SNR=6.02×Bits+1.76——（2）
這是從量化噪聲方面考慮得到的公式，由它可以計(jì)算理想ADC信噪比的理論上限。
綜合考慮以上兩點(diǎn)，再加上DNL和熱噪聲的因素，得到以下的簡(jiǎn)化公式。
式中第二項(xiàng)表示除采樣時(shí)鐘Jitter之外的因素，包括量化噪聲、DNL和熱噪聲，N代表ADC的位數(shù)。由這個(gè)公式，可以計(jì)算出測(cè)試ADC時(shí)所能容忍的采樣時(shí)鐘的最大Jitter。具體的做法是，輸入很低頻率的信號(hào)，做一次SNR測(cè)量，使得式3中第一項(xiàng)可以忽略不計(jì)，從而得到ε的值。然后根據(jù)ε和芯片可能達(dá)到的SNR，再次利用此公式，去計(jì)算出能允許的采樣時(shí)鐘的最大Jitter，從而判斷測(cè)試系統(tǒng)，例如ATE設(shè)備提供的時(shí)鐘，是否能夠滿足測(cè)試要求。
ADC高速接口問題
伴隨ADC向高速發(fā)展的趨勢(shì)，其數(shù)據(jù)輸出速率也越來越高（圖2）。在多通道ADC中，由于采用并行轉(zhuǎn)串行的技術(shù)，會(huì)要求更高的數(shù)據(jù)傳輸速率。目前高速ADC一般采用高速、低擺幅的差分信號(hào)輸出，如LVDS和SLVS。怎樣才能準(zhǔn)確無誤地接收到這些高速，低擺幅的信號(hào)，是高速ADC測(cè)試所要解決的另一個(gè)重要問題。
由于輸出信號(hào)擺幅低，如LVDS，單端擺幅只有350mV，如果測(cè)試所用的ATE設(shè)備以單端信號(hào)的方式，分別對(duì)兩路差分信號(hào)進(jìn)行采樣，由于這種方法破壞了差分信號(hào)的抗干擾結(jié)構(gòu)，再加上信號(hào)速度高，使得采樣時(shí)ADC的輸出信號(hào)很容易被環(huán)境噪聲所淹沒，出現(xiàn)誤碼。所以這時(shí)就要求ATE設(shè)備在采樣通道中，集成有真正的差分比較器，以保證采集這種低擺幅差分信號(hào)的正確性。
ATE設(shè)備面臨挑戰(zhàn)
ADC的發(fā)展趨勢(shì)將對(duì)ATE設(shè)備提出很高的要求。目前ATE設(shè)備商也在積極研發(fā)支持高速、高精度、高集成度、并行測(cè)試需求的新產(chǎn)品以應(yīng)對(duì)這一挑戰(zhàn)。
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