高速PCB設(shè)計已經(jīng)成為每一個PCB工程師都應(yīng)該要關(guān)注和掌握的必備技能。除了基礎(chǔ)理論知識以外，還有實際設(shè)計經(jīng)驗也非常重要。這里就分享一下前輩們關(guān)于高速PCB設(shè)計經(jīng)驗和問答。

1、在進行高速多層PCB設(shè)計時，最應(yīng)該注意的問題是什么?

最應(yīng)該注意的是你的層的設(shè)計，就是信號線、電源線、地、控制線這些你是如何劃分在每個層的。一般的原則是模擬信號和模擬信號地至少要保證單獨的一層。電源也建議用單獨一層。

2、高速PCB，布線過程中過孔的避讓如何處理，有什么好的建議?

高速PCB，最好少打過孔，通過增加信號層來解決需要增加過孔的需求。

3、在高速PCB設(shè)計中，如何解決信號的完整性問題?

信號完整性基本上是阻抗匹配的問題。而影響阻抗匹配的因素有信號源的架構(gòu)和輸出阻抗(output impedance)，走線的特性阻抗，負載端的特性，走線的拓樸(topology)架構(gòu)等。解決的方式是靠端接(termination)與調(diào)整走線的拓樸。

4、在高速PCB設(shè)計中，信號層的空白區(qū)域可以敷銅，而多個信號層的敷銅在接地和接電源上應(yīng)如何分配?

一般在空白區(qū)域的敷銅絕大部分情況是接地。只是在高速信號線旁敷銅時要注意敷銅與信號線的距離，因為所敷的銅會降低一點走線的特性阻抗。也要注意不要影響到它層的特性阻抗，例如在dual strip line 的結(jié)構(gòu)時。

5、在高速PCB設(shè)計原理圖設(shè)計時，如何考慮阻抗匹配問題?

在設(shè)計高速PCB電路時，阻抗匹配是設(shè)計的要素之一。而阻抗值跟走線方式有絕對的關(guān)系， 例如是走在表面層(microstrip)或內(nèi)層(stripline/double stripline)，與參考層(電源層或地層)的距離，走線寬度，PCB材質(zhì)等均會影響走線的特性阻抗值。也就是說要在布線后才能確定阻抗值。一般仿真軟件會因線路模型或所使用的數(shù)學(xué)算法的限制而無法考慮到一些阻抗不連續(xù)的布線情況，這時候在原理圖上只能預(yù)留一些terminators(端接)，如串聯(lián)電阻等，來緩和走線阻抗不連續(xù)的效應(yīng)。真正根本解決問題的方法還是布線時盡量注意避免阻抗不連續(xù)的發(fā)生。

6、在布局、布線中如何處理才能保證 50M 以上信號的穩(wěn)定性?

高速數(shù)字信號布線，關(guān)鍵是減小傳輸線對信號質(zhì)量的影響。因此，100M 以上的高速信號布局時要求信號走線盡量短。數(shù)字電路中，高速信號是用信號上升延時間來界定的。而且，不 同種類的信號(如 TTL，GTL，LVTTL)，確保信號質(zhì)量的方法不一樣。

7、如何解決高速信號的手工布線和自動布線之間的矛盾?

現(xiàn)在較強的布線軟件的自動布線器大部分都有設(shè)定約束條件來控制繞線方式及過孔數(shù)目。各家 EDA公司的繞線引擎能力和約束條件的設(shè)定項目有時相差甚遠。例如，是否有足夠的約束條件控制蛇行線(serpentine)蜿蜒的方式，能否控制差分對的走線間距等。這會影響到自動布線出來的走線方式是否能符合設(shè)計者的想法。另外，手動調(diào)整布線的難易也與繞線引擎的能力有絕對的關(guān)系。例如, 走線的推擠能力，過孔的推擠能力，甚至走線對敷銅的推擠能力等等。所以，選擇一個繞線引擎能力強的布線器，才是解決之道。

8、添加測試點會不會影響高速信號的質(zhì)量?

會不會影響信號質(zhì)量要看加測試點的方式和信號到底多快而定?；旧贤饧拥臏y試點(不用線上既有的穿孔(via or DIP pin)當測試點)可能加在線上或是從線上拉一小段線出來。前者相當于是加上一個很小的電容在線上，后者則是多了一段分支。這兩個情況都會對高速信號多多少少會有點影響，影響的程度就跟信號的頻率速度和信號緣變化率(edge rate)有關(guān)。影響大小可透過仿真得知。原則上測試點越小越好(當然還要滿足測試機具的要求)分支越短越好。

希望以上分享能對各位在設(shè)計高速PCB的過程中有所幫助。