完整QDR-IV設(shè)計(jì)高性能網(wǎng)絡(luò)系統(tǒng)詳解
流媒體視頻、云服務(wù)和移動(dòng)數(shù)據(jù)推動(dòng)了全球網(wǎng)絡(luò)流量的持續(xù)增長(zhǎng)。為了支持這種增長(zhǎng),網(wǎng)絡(luò)系統(tǒng)必須提供更快的線路速率和每秒處理數(shù)百萬個(gè)數(shù)據(jù)包的性能。在網(wǎng)絡(luò)系統(tǒng)中,數(shù)據(jù)包的到達(dá)順序是隨機(jī)的,且每個(gè)數(shù)據(jù)包的處理需要好幾個(gè)存儲(chǔ)動(dòng)作。數(shù)據(jù)包流量需要每秒鐘訪問數(shù)億萬次存儲(chǔ)器,才能在轉(zhuǎn)發(fā)表中找到路徑或完成數(shù)據(jù)統(tǒng)計(jì)。
數(shù)據(jù)包速率與隨機(jī)存儲(chǔ)器訪問速率成正比。如今的網(wǎng)絡(luò)設(shè)備需要具有很高的隨機(jī)訪問速率(RTR)性能和高帶寬才能跟上如今高速增長(zhǎng)的網(wǎng)絡(luò)流量。其中,RTR是衡量存儲(chǔ)器可以執(zhí)行的完全隨機(jī)存儲(chǔ)(讀或?qū)懀┑拇螖?shù),即隨機(jī)存儲(chǔ)速率。該度量值與存取處理過程的處理位數(shù)無關(guān)。RTR是以百萬次/每秒(MT/s)為單位計(jì)量的。
相比于高性能網(wǎng)絡(luò)系統(tǒng)需要處理的隨機(jī)流量的速率,當(dāng)今高性能DRAM能夠處理的要少一些。QDR-IV SRAM旨在提供同類最佳的RTR性能,以滿足苛刻的網(wǎng)絡(luò)功能要求。圖1量化了QDR-IV相比于其它類型的存儲(chǔ)器在RTR性能方面的優(yōu)勢(shì)。即使與最高性能的存儲(chǔ)器相比,QDR-IV仍能提供兩倍于后者的RTR性能,因此,它是那些需要執(zhí)行要求苛刻的操作-如更新統(tǒng)計(jì)數(shù)據(jù)、跟蹤數(shù)據(jù)流狀態(tài)、調(diào)度數(shù)據(jù)包、進(jìn)行表查詢-的高性能網(wǎng)絡(luò)系統(tǒng)的理想選擇。
在本系列的第一部分中,我們將探討兩種類型的QDR-IV存儲(chǔ)器、時(shí)鐘、讀/寫操作和分組操作。
圖1. QDR-IV性能對(duì)比
不同類型的QDR-IV:XP和HP
QDR-IV 有兩種類型。HP在較低頻率下工作,而且不使用分組操作。 XP面向最高性能的應(yīng)用,可以使用分組操作方案,并在較高頻率下工作。
QDR-IV的讀寫時(shí)延由運(yùn)行速度決定。表1定義了工作模式和每個(gè)模式所支持的頻率。
表1. 工作模式
QDR-IV SRAM具有兩個(gè)端口,即端口A和端口B。由于可以獨(dú)立訪問這兩個(gè)端口,所以對(duì)存儲(chǔ)器陣列進(jìn)行的任何讀/寫訪問組合均可得到最大的隨機(jī)數(shù)據(jù)傳輸速率。在QDR-IV中,對(duì)每個(gè)端口進(jìn)行訪問時(shí)需要使用雙倍數(shù)據(jù)速率的通用地址總線(A)。端口A的地址在輸入時(shí)鐘(CK)的上升沿上被鎖存,而端口B的地址在輸入時(shí)鐘(CK)的下降沿上或在CK#的上升沿上被鎖存??刂菩盘?hào)(LDA#、LDB#、RWA#和RWB#)以單倍數(shù)據(jù)速率(SDR)工作,并用于確定執(zhí)行讀操作還是寫操作。兩個(gè)數(shù)據(jù)端口(DQA和DQB)均配備了雙倍數(shù)據(jù)速率(DDR)接口。該器件具有2字突發(fā)的架構(gòu)。器件的數(shù)據(jù)總線帶寬為 &TImes; 18或 &TImes; 36。
QDR-IV SRAM包括指定為端口A和端口B的兩個(gè)端口。因?yàn)閷?duì)兩個(gè)端口的訪問是獨(dú)立的,所以對(duì)于對(duì)存儲(chǔ)器陣列的讀/寫訪問的任何組合,隨機(jī)事務(wù)速率被最大化。 對(duì)每個(gè)端口的訪問是通過以雙倍數(shù)據(jù)速率(即時(shí)鐘的兩個(gè)邊沿)運(yùn)行的公共地址總線(A)。 端口A的地址在輸入時(shí)鐘(CK)的上升沿鎖存,端口B的地址在CK的下降沿或CK#的上升沿鎖存。 控制信號(hào)(LDA#,LDB#,RWA#和RWB#)以單數(shù)據(jù)速率(SDR)運(yùn)行,它們決定是執(zhí)行讀操作還是寫操作。 兩個(gè)數(shù)據(jù)端口(DQA和DQB)都配有雙倍數(shù)據(jù)速率(DDR)接口。 該器件采用2字突發(fā)架構(gòu)。 它提供&TImes;18和&TImes;36數(shù)據(jù)總線寬度。