U22 是電可擦除 ROM，用于存放 AS 下載后的數(shù)據(jù)，使得 FPGA 的程序段掉電也能得以保存，DATA 端是數(shù)據(jù)讀取端，用于讀取 ROM 內(nèi)數(shù)據(jù)。DCLK 為時(shí)鐘端口，用于接收時(shí)鐘信號(hào)進(jìn)行同步傳輸。nCS 是片選端口，用于接收片選信號(hào)表示對(duì)該芯片進(jìn)行通訊。ASDI 為 AS 下載數(shù)據(jù)輸入端，用于接收 AS 下載數(shù)據(jù)。VCC 與 GND 分別為電源端口與地端口，分別接 3.3V 與數(shù)字地。

FPGA 電源設(shè)計(jì)部分電路原理圖如圖 5-1 所示：

Header 18X2 為 18 排 2 列排陣，兩組排陣分別與 PIN 口、3.3V 電源、數(shù)字地相連，提供了可動(dòng)的機(jī)制，使得 PIN 口可根據(jù)需要用排線與目標(biāo)相連，打到信號(hào)傳輸?shù)哪康?。?3.3V 電源以及數(shù)字地針口則可以根據(jù)需要，用排線為目標(biāo)提供邏輯高電平或邏輯低電平。

U21D 為 FPGA 芯片的時(shí)鐘信號(hào)接收部分，通過(guò)網(wǎng)絡(luò)標(biāo)號(hào)“CLK0~3”與對(duì)應(yīng)的時(shí)鐘信號(hào)端口相連。

U21C 為 FPGA 芯片的供電及接地部分，含有“GND”字樣的是“地”端口，與數(shù)字地相連，VCCIO1~4 為 I/O 口供電端口，采用 3.3V 電源供電，通過(guò)網(wǎng)絡(luò)標(biāo)號(hào)“+3.3V”與 3.3V 電源端口相連。VCCA_PLL1、VCCA_PLL2、VCCINT 為內(nèi)部運(yùn)算器和輸入緩沖區(qū)的供電端口，采用 1.5V 電源供電，通過(guò)網(wǎng)絡(luò)標(biāo)號(hào)“+1.5V”與 1.5V 電源端口相連。

U21B 為 JTAG 與 AS 下載部分，TMS、TCK、TD1、TD0 分別為 JATAG 下載方式的模式選擇端、時(shí)鐘信號(hào)端、數(shù)據(jù)輸入端、數(shù)據(jù)輸出端。DATA0 為 AS 下載的數(shù)據(jù)端口，MSEL0、MSEL1、nCE、nCEO、CONF_ DONE、nCONFIG、nSTATUS 端口按照典型接法相連。值得注意的是：無(wú)論 AS 還是 JTAG 都是通過(guò) JTAG 標(biāo)準(zhǔn)通訊，AS 下載一般是下載 POF 到 PROM(flash)里，重新上電仍然可以加載，JTAG 下載是通過(guò) JTAG 口將 sof 文件直接下載到 FPGA 內(nèi)，一般是臨時(shí)調(diào)試用的，掉電就丟失了。