IIC是串行總線，只用到兩個線，應(yīng)用非常廣泛，本文介紹IIC的軟件協(xié)議及硬件相關(guān)知識。

一、IIC概述

1. IIC定義

IIC總線是由Philips公司開發(fā)的一種簡單、雙向二線制同步串行總線，IIC只需要兩根線進(jìn)行通信，SDA和SCL，SDA叫串行數(shù)據(jù)線，SCL為串行時鐘線。

2. IIC基本知識點

1. SDA傳輸高位先傳（MSB），每次傳輸8bit（1個字節(jié)），每個字節(jié)后面接1位ACK/NACK位，不管是傳輸?shù)刂愤€是數(shù)據(jù)；
2. 支持多主控（同一時間點只有一個主控）；
3. 連接到總線的從設(shè)備都有一個獨立的ADDRESS（7bit），用來主機識別從機設(shè)備；
4. 總線空閑需要上拉至高電平，硬件I2C時，需要外接上拉電阻，模擬I2C時，單片機的IO口需要默認(rèn)輸入或（高阻），或者是輸出高電平；
5. SDA和SCL總線是“線與”關(guān)系，任意器件輸出低電平，總線都會變?yōu)榈碗娖健?
6. 多個主機同時使用總線時，需要用“仲裁”方式?jīng)Q定哪個設(shè)備占用總線，不然數(shù)據(jù)沖突；

3. IIC速率

IIC有三種速率模式，標(biāo)準(zhǔn)、快速以及高速模式，對應(yīng)速率如下所示：

• 標(biāo)準(zhǔn)模式：100Kbit/s
• 快速模式：400Kbit/s
• 高速模式：3.4Mbit/s

二、IIC軟件時序

1. 起始和結(jié)束信號

起始和結(jié)束信號都是由主機產(chǎn)生，對起始和結(jié)束有如下的定義：

• 起始信號：SCL為高時，SDA由1變?yōu)?
• 結(jié)束信號：SCL為高時，SDA由0變?yōu)?

IIC起始信號和結(jié)束信號

2. 數(shù)據(jù)的位傳輸

SCL的高低電平?jīng)Q定了SDA的數(shù)據(jù)有效性，有如下規(guī)定：

• SCL=0時，SDA改變數(shù)據(jù)有效。
• SCL=1時，SDA需要保持穩(wěn)定，傳輸數(shù)據(jù)。

IIC數(shù)據(jù)位傳輸

3. 從機處理中斷程序

如果從機需要處理一個中斷程序，才能接收上一個或者發(fā)送下一個完整的字節(jié)，從機可以拉低SCL，圖中紅色所示，迫使主機進(jìn)入Wait狀態(tài)，從機準(zhǔn)備好之后，釋放SCL，數(shù)據(jù)傳輸繼續(xù)進(jìn)行。

從機處理中斷程序

4. ACK和NACK

傳輸完8位數(shù)據(jù)后，第9位代表應(yīng)答/非應(yīng)答信號，拉低SDA代表應(yīng)答，每個字節(jié)后面都有一個應(yīng)答/非應(yīng)答信號，不管傳輸?shù)氖堑刂愤€是數(shù)據(jù)。

主機接收數(shù)據(jù)的過程中，等數(shù)據(jù)接收完畢，主機會向從機發(fā)送一個非應(yīng)答信號，告訴從機不要發(fā)送了，再發(fā)送一個停止信號，釋放總線結(jié)束通信。

5. 主機發(fā)送數(shù)據(jù)流程

1、主機檢測到總線空閑（SDA和SCL為高），發(fā)送一個起始信號

2、主機發(fā)送一個命令字節(jié)（7位地址+R/W讀寫位），此時R/W=0（R/W=0為寫，R/W=1為讀）

3、從機收到命令字節(jié)后，向主機發(fā)送ACK信號

4、主機收到從機的ACK信號后，發(fā)送第一個字節(jié)數(shù)據(jù)

5、從機收到主機的數(shù)據(jù)后，發(fā)送一個ACK信號

6、主機收到從機的ACK信號后，再發(fā)送下一字節(jié)數(shù)據(jù)

7、主機發(fā)送最后一個字節(jié)，并且收到從機的ACK后，主機再發(fā)送一個停止信號，結(jié)束通信，釋放總線；從機收到停止信號后，也退出總線的通信。

主機放數(shù)據(jù)流程

對于主機發(fā)送數(shù)據(jù)的流程，有如下幾點需要特別注意：

1、主機是通過發(fā)送地址碼與從機建立通信，其他從設(shè)備也收到了地址碼，因為與自身的地址碼不一樣，退出總線通信；

2、主機的一次發(fā)送通信，發(fā)送的數(shù)據(jù)數(shù)量是不受限制的，主機通過發(fā)送停止信號，結(jié)束發(fā)送，從機收到停止信號，退出通信。

3、主機通過從機的ACK信號來判斷從機接收情況，如果應(yīng)答錯誤則會重新發(fā)送。

6. 主機接收數(shù)據(jù)流程

1、主機發(fā)送開始信號，并發(fā)送命令字節(jié)（7位ADDRESS+R/W位=1）；

2、從機收到命令后，向主機返回一個ACK，并發(fā)送數(shù)據(jù)；

3、主機收到從機數(shù)據(jù)后，向從機發(fā)送一個ACK；

4、從機收到主機的ACK后，繼續(xù)發(fā)送數(shù)據(jù)；

5、當(dāng)主機完成數(shù)據(jù)接收，會向從機發(fā)送一個NACK（非應(yīng)答），從機收到主機的非應(yīng)答信號后，停止發(fā)送數(shù)據(jù)；

6、主機發(fā)送停止信號，釋放總線結(jié)束通信；

主機的這個NACK包含兩個意思，前一個字節(jié)數(shù)據(jù)接收完畢，下一個字節(jié)數(shù)據(jù)不要再發(fā)了。

主機接受數(shù)據(jù)流程

7. 子地址

帶有IIC總線的器件除了有從機地址（salve address）外，還可能有子地址，從機地址是指該器件在IIC總線上被主機尋址的地址，而子地址是指該器件內(nèi)部不同器件或存儲單元的編址。例如，帶IIC接口的EEPROM就是擁有子地址器件的典型代表。

8. IIC總線的仲裁機制

主控制器通過檢測SDA上自身發(fā)送的電平和總線電平是否一樣，來判斷是否發(fā)生總線沖突，遵循低電平優(yōu)先的原則（線與邏輯），誰先發(fā)送低電平誰就會掌握對總線的控制權(quán)。

如下圖，其中DATA1是主節(jié)點1，DATA2是主節(jié)點2，SDA是總線上呈現(xiàn)的狀態(tài)。

在兩個紅線之間，我們可以發(fā)現(xiàn)，此時的總線電平是0，而節(jié)點1是高電平，與總線電平不一樣，此時節(jié)點1就會斷開數(shù)據(jù)輸出，變?yōu)閺臋C接收狀態(tài)，節(jié)點2就成為了主機。這樣主節(jié)點2就贏得了總線，而且數(shù)據(jù)沒有丟失，即總線的數(shù)據(jù)與主節(jié)點2所發(fā)送的數(shù)據(jù)一樣，而主節(jié)點1在轉(zhuǎn)為從節(jié)點后繼續(xù)接收數(shù)據(jù)，同樣也沒有丟掉SDA線上的數(shù)據(jù)。因此在仲裁過程中數(shù)據(jù)沒有丟失。

IIC仲裁機制

9. IIC時鐘同步

• SCL線被有最長低電平周期的器件保持低電平。
• SCL時鐘的高電平時鐘周期由高電平時鐘周期最短的器件決定。

SCL線被有最長低電平周期的器件保持低電平。此時，低電平周期短的器件會進(jìn)入高電平的等待狀態(tài)。當(dāng)所有的器件數(shù)完它們的低電平周期后，時鐘線被釋放并變成高電平，所有的器件開始數(shù)它們的高電平周期，最先完成高電平周期的器件會再次將SCL線拉低。所以，產(chǎn)生的同步SCL時鐘的低電平周期由低電平時鐘周期最長的器件決定。高電平時鐘周期由高電平時鐘周期最短的器件決定。

IIC時鐘同步

該如何理解？我畫了如下的簡圖。

CLK1數(shù)完低電平后，發(fā)現(xiàn)CLK2還是低電平，因為IIC總線的線與邏輯，此時的總線SCL為低電平。CLK2說總線聽我的，你必須等我數(shù)完，此時CLK1雖然變?yōu)楦唠娖剑切枰M(jìn)入高電平等待狀態(tài)，所以同步SCL的低電平周期是由低電平周期最長的器件決定的。

數(shù)完低電平周期后，我們發(fā)現(xiàn)CLK1的高電平周期比較短，很快數(shù)完，此時將SCL拉低了，此時CLK2還是高電平，CLK1說，總線現(xiàn)在聽我的，所以SCL的高電平周期由高電平周期最短的器件決定。

如何理解IIC時鐘同步

10. 實測IIC波形

實測IIC波形述

三、硬件知識

1. 外接上拉電阻

IIC接口一般是OD機制，需要外接上拉電阻，否則無法輸出高電平。

IIC總線結(jié)構(gòu)

2. 上拉電阻的選擇

常見的上拉電阻阻值是1.5K，2.2K，4.7K，10K等，那我們該如何選擇呢？

敲重點：上拉電阻的最小值由上拉電源決定，最大值由總線電容決定！

【關(guān)于最小值】

一般I/O端口的驅(qū)動能力是2~4mA，一般上拉源是2.8V，一般OC或者OD門的導(dǎo)通電壓是0.4V左右，那么上拉電阻不應(yīng)小于（2.8-0.4V）/3mA=0.8K，所以上拉電阻最小值不應(yīng)小于0.8K；

【關(guān)于最大值】

• 上拉電阻不宜過大，總線的上升時間取決于總線的電容和上拉電阻大?。ㄉ仙龝r間和RC的乘積成正比），電阻越大，信號的上升越緩慢，會導(dǎo)致通信可能失??；
• 總線電容和總線上所掛載的器件數(shù)量有關(guān)系，當(dāng)掛載的器件變多時，電容會變大，這時候要考慮上拉電阻是不是要減小，以確保信號質(zhì)量。

【示波器測量】

IIC總線規(guī)定，對于400KHz的應(yīng)用來說，總線的上升時間需要小于等于300ns，根據(jù)經(jīng)驗，或者是器件的SPEC來選擇合適的上拉電阻，當(dāng)然，用示波器也可以測量信號的上升時間，看是否達(dá)到300ns的要求。

3. PCB走線和抗干擾設(shè)計

IIC是低速總線，不是差分線。正常情況下，比較不容易受到干擾，對于要求比較高的場合，需要針對性的對SDA和SCL進(jìn)行保護(hù)。

• 比如G-SENSOR，對動靜功能或者是翻轉(zhuǎn)功能要求比較高，此時SENSOR的數(shù)據(jù)量可能比較大，就需要進(jìn)行保護(hù)，SDA和SCL間距最好達(dá)到2倍線寬，包地。
• 比如FPC場合中，使用到IIC總線，此時，因為走線路徑較長，容易受到干擾，需要遠(yuǎn)離天線等，最好包地。

4. IIC串聯(lián)保護(hù)電阻

IIC協(xié)議還定義了串聯(lián)在SDA、SCL線上電阻Rs。該電阻的作用是，有效抑制總線上的干擾脈沖進(jìn)入從設(shè)備，提高可靠性，這個電阻的選擇一般在100～200ohm左右。IIC串聯(lián)電阻

5. 軟件IO模擬IIC時序

除了MCU的本身的硬件IIC接口，軟件的GPIO也可以模擬IIC時序，有如下的要求：

1、用于模擬I2C的處理器IO口，需要能輸出高低電平，也能配置成輸入。

2、處理器在發(fā)送數(shù)據(jù)時，此時的上升時間與上拉電阻無關(guān)，且此時的信號上升時間比較短；接收數(shù)據(jù)時，處理器采用的是軟件采樣而不是硬件采樣，所以上拉電阻可以適當(dāng)大一些。

3、軟件模擬的只能單主機方式，多主機涉及到仲裁，軟件模擬比較麻煩。

4、總線空閑時，需要保持IO配置為輸入或者高阻，或者是輸出高電平。

6. IIC上拉電源選擇

選擇合適的上拉源，如下，VDDP=VDDM的話，從機關(guān)閉時，就可能會有漏電到從機里，此時最好選擇VDDP=VDDS，即按照設(shè)計要求，選擇合適的上拉源。

IIC上拉電源選擇

今天的文章到這里就結(jié)束了。。。