ADC具備很重的實際使用意義，在電子專業(yè)，幾乎每個人對ADC都具備一定的了解。往期ADC相關(guān)文章中，小編對管道ADC、流水線ADC等均有介紹。為增進(jìn)大家對ADC的認(rèn)識，本文將對高速ADC的電源設(shè)計予以介紹。請注意，本文僅為上文，更多內(nèi)容可以參考后續(xù)文章。如果你對ADC具有興趣，不妨繼續(xù)往下閱讀哦。

一、引言

如今，在設(shè)計人員面臨眾多電源選擇的情況下，為高速ADC設(shè)計清潔電源時可能會面臨巨大挑戰(zhàn)。在利用高效開關(guān)電源而非傳統(tǒng)LDO的場合，這尤其重要。此外，多數(shù)ADC并未給出高頻電源抑制規(guī)格，這是選擇正確電源的一個關(guān)鍵因素。

本技術(shù)文章將描述用于測量轉(zhuǎn)換器AC電源抑制性能的技術(shù)，由此為轉(zhuǎn)換器電源噪聲靈敏度確立一個基準(zhǔn)。我們將對一個實際電源進(jìn)行的簡單噪聲分析，展示如何把這些數(shù)值應(yīng)用于設(shè)計當(dāng)中，以驗證電源是否能滿足所選轉(zhuǎn)換器的要求。

當(dāng)今許多應(yīng)用都要求高速采樣模數(shù)轉(zhuǎn)換器(ADC)具有12位或以上的分辨率，以便用戶能夠進(jìn)行更精確的系統(tǒng)測量。然而，更高分辨率也意味著系統(tǒng)對噪聲更加敏感。系統(tǒng)分辨率每提高一位，例如從12位提高到13位，系統(tǒng)對噪聲的敏感度就會提高一倍。因此，對于ADC設(shè)計，設(shè)計人員必須考慮一個常常被遺忘的噪聲源——系統(tǒng)電源。ADC屬于敏感型器件，每個輸入(即模擬、時鐘和電源輸入)均應(yīng)平等對待，以便如數(shù)據(jù)手冊所述，實現(xiàn)最佳性能。噪聲來源眾多，形式多樣，噪聲輻射會影響性能。

當(dāng)今電子業(yè)界的時髦概念是新設(shè)計在降低成本的同時還要“綠色環(huán)?！薄＞唧w到便攜式應(yīng)用，它要求降低功耗、簡化熱管理、最大化電源效率并延長電池使用時間。然而，大多數(shù)ADC的數(shù)據(jù)手冊建議使用線性電源，因為其噪聲低于開關(guān)電源。這在某些情況下可能確實如此，但新的技術(shù)發(fā)展證明，開關(guān)電源可以也用于通信和醫(yī)療應(yīng)用(見參考文獻(xiàn)部分的“How to Test Power Supply RejecTIon RaTIo (PSRR) in anADC”(如何測試ADC中的電源抑制比(PSRR)))。本文介紹對于了解高速ADC電源設(shè)計至關(guān)重要的各種測試測量方法。為了確定轉(zhuǎn)換器對供電軌噪聲影響的敏感度，以及確定供電軌必須處于何種噪聲水平才能使ADC實現(xiàn)預(yù)期性能，有兩種測試十分有用：一般稱為電源抑制比(PSRR)和電源調(diào)制比(PSMR)。

二、模擬電源引腳詳解

一般不認(rèn)為電源引腳是輸入，但實際上它確實是輸入。它對噪聲和失真的敏感度可以像時鐘和模擬輸入引腳一樣敏感。即使進(jìn)入電源引腳的信號實際上是直流，而且一般不會出現(xiàn)重復(fù)性波動，但直流偏置上仍然存在有定量的噪聲和失真。導(dǎo)致這種噪聲的原因可能是內(nèi)部因素，也可能是外部因素，結(jié)果會影響轉(zhuǎn)換器的性能。想想經(jīng)典的應(yīng)用案例，其中，轉(zhuǎn)換器采樣時鐘信號中有噪聲或抖動。采樣時鐘上的抖動可能表現(xiàn)為近載波噪聲，并且/或者還可能表現(xiàn)為寬帶噪聲。這兩種噪聲都取決于所使用的振蕩器和系統(tǒng)時鐘電路。即使把理想的模擬輸入信號提供給理想的ADC，時鐘雜質(zhì)也會在輸出頻譜上有所表現(xiàn)，如圖2所示。

由該圖可以推論出是電源引腳。用一個模擬電源引腳(AVDD)代替圖2中的采樣時鐘輸入引腳。相同的原理在此同樣適用，即任何噪聲(近載波噪聲或?qū)拵г肼?將以這種卷積方式出現(xiàn)在輸出頻譜上。然而，有一點(diǎn)不同;可以將電源引腳視為帶一個40 dB至60 dB的衰減器(具體取決于工藝和電路拓?fù)浣Y(jié)構(gòu))的寬帶輸入引腳。在通用型MOS電路結(jié)構(gòu)中，任何源極引腳或漏極引腳在本質(zhì)上都是與信號路徑相隔離的(呈阻性)，從而帶來大量衰減，柵極引腳或信號路徑則不是這樣。假定該設(shè)計采用正確的電路結(jié)構(gòu)類型來使隔離效果達(dá)到最大化。在電源噪聲非常明顯的情況下，有些類型(如共源極)可能并不是十分合適，因為電源是通過阻性元件偏置的，而該阻性元件后來又連接到輸出級，如圖3和圖4所示。AVDD引腳上的任何調(diào)制、噪聲等可能更容易表現(xiàn)出來，從而對局部和/鄰近電路造成影響。這正是需要了解并探索轉(zhuǎn)換器PSRR數(shù)據(jù)的原因所在。

正如不同實現(xiàn)方式所示，存在寄生R、C和失配造成的不同頻率特性。記住，工藝也在不斷變小，隨著工藝的變小，可用帶寬就會增加，可用速率也會提升。考慮到這一點(diǎn)，這意味著更低的電源和更小的閾值。為此，為什么不把電源節(jié)點(diǎn)當(dāng)作高帶寬輸入呢，就像采樣時鐘或模擬輸入引腳一樣呢?

三、何謂電源抑制

當(dāng)供電軌上有噪聲時，決定ADC性能的因素主要有三個，它們是PSRR-dc、PSRR-ac和PSMR。PSRR-dc指電源電壓的變化與由此產(chǎn)生的ADC增益或失調(diào)誤差的變化之比值，它可以用最低有效位(LSB)的分?jǐn)?shù)、百分比或?qū)?shù)dB (PSR = 20 &TImes;log10 (PSRR))來表示，通常規(guī)定采用直流條件。

但是，這種方法只能揭示ADC的一個額定參數(shù)隨電源電壓可能會如何變化，因此無法證明轉(zhuǎn)換器的穩(wěn)定性。更好的方法是在直流電源之上施加一個交流信號，然后測試電源抑制性能(PSRR-ac)，從而主動通過轉(zhuǎn)換器電路耦合信號(噪聲源)。這種方法本質(zhì)上是對轉(zhuǎn)換器進(jìn)行衰減，將其自身表現(xiàn)為雜散(噪聲)，它會在某一給定幅度升高至轉(zhuǎn)換器噪底以上。其意是表明在注入噪聲和幅度給定的條件下轉(zhuǎn)換器何時會崩潰。同時，這也能讓設(shè)計人員了解到多大的電源噪聲會影響信號或加入到信號中。PSMR則以不同的方式影響轉(zhuǎn)換器，它表明當(dāng)與施加的模擬輸入信號進(jìn)行調(diào)制時，轉(zhuǎn)換器對電源噪聲影響的敏感度。這種影響表現(xiàn)為施加于轉(zhuǎn)換器的IF頻率附近的調(diào)制，如果電源設(shè)計不嚴(yán)謹(jǐn)，它可能會嚴(yán)重破壞載波邊帶。

總之，電源噪聲應(yīng)當(dāng)像轉(zhuǎn)換器的任何其他輸入一樣進(jìn)行測試和處理。用戶必須了解系統(tǒng)電源噪聲，否則電源噪聲會提高轉(zhuǎn)換器噪底，限制整個系統(tǒng)的動態(tài)范圍。

以上便是此次小編帶來的“ADC”相關(guān)內(nèi)容，通過本文，希望大家對高速ADC的電源設(shè)計的上篇具備一定的了解。如果你喜歡本文，不妨持續(xù)關(guān)注我們網(wǎng)站哦，小編將于后期帶來更多精彩內(nèi)容。最后，十分感謝大家的閱讀，have a nice day!