0 引 言

在傳統(tǒng)無線電系統(tǒng)中，收發(fā)信道混頻時使用的本振信號采用模擬器件搭建或者使用現(xiàn)有的快跳本振模塊，無論采用哪種設(shè)計方案，電路在重量、體積、功耗上都無法滿足小型化、輕量化的設(shè)計要求?，F(xiàn)有設(shè)備射頻信號的產(chǎn)生方案是先將基帶信號變頻到中頻，通過混頻電路進行變頻，搭配相應(yīng)的濾

波電路產(chǎn)生射頻信號，因此控制時序比較復(fù)雜 [1]。隨著芯片技術(shù)的發(fā)展，完全可以使用捷變頻芯片代替?zhèn)鹘y(tǒng)的設(shè)計方案，不僅可以減小設(shè)備體積、重量，且可有效降低功耗。

本文提出一種基于 AD9164 芯片的小型化設(shè)備設(shè)計及現(xiàn)方案，并給出實現(xiàn)方法，在保證性能指標與原有設(shè)備相比不下降的前提下，可使設(shè)備的重量、體積及功耗明顯下降，且整個系統(tǒng)的控制時序得到簡化。

1 AD9164 芯片簡介

AD9164 是高性能 16 位數(shù)模轉(zhuǎn)換器（DAC）和直接數(shù)字頻率合成器（DDS），支持最高達 6 GSPS 更新速率，支持最高24 倍內(nèi)插 [2]。DAC 的內(nèi)核基于一個四通道開關(guān)結(jié)構(gòu)，并配合 2 倍的插值濾波器，使 DAC 的有效更新速率在某些模式下高達 12 GSPS[3] ；而 DDS 由一組 32 個 32 bit數(shù)控振蕩器（NCO）組成，每一個均包含相位累加器，在基帶模式下可輸出的頻率范圍為 DC～2.5 GHz，在 NRZ 模式下可輸出的頻率范圍為 DC～ 6 GHz，在 Mix模式下可輸出的頻率范圍為1.5～7.5 GHz。結(jié)構(gòu)框圖如圖 1 所示。

AD9164 采用 8 通道 JESD204B 接口接收數(shù)據(jù) [4]，其結(jié)構(gòu)如圖 2 所示。

AD9164 可采用兩種方式產(chǎn)生單頻信號，即 NCO only 模式和 NCO 基帶直流模式。NCO only 模式只需提供所需頻率對應(yīng)的頻率控制字就可產(chǎn)生相應(yīng)的單頻信號，產(chǎn)生方法比較簡單，在該模式下芯片相當(dāng)于一個 DDS ；NCO 基帶直流模式則需同時提供頻率控制字和基帶數(shù)據(jù)才可產(chǎn)生相應(yīng)的單頻信號（其實質(zhì)是在芯片內(nèi)部對數(shù)據(jù)流進行上變頻處理），該模式可直接將基帶信號變頻到射頻輸出。兩種模式的頻率控制字都為 48 bit，計算方式為：

式中：f 為所需產(chǎn)生的頻率，單位為 MHz ；fdac fdac f 為 DAC 采樣頻率，單位為 MHz。

根據(jù) AD9164 官方手冊，切換到 NCO only 模式需要改動 INTERP_MODE 寄存器（地址 0x110），而改變該寄存器需將 JESD204B 高速鏈路進行復(fù)位。因此，從 NCO only 模式切換到 NCO 基帶直流模式時，會重新經(jīng)歷 JESD204B 高速鏈路建立鏈接的過程，該過程需花費近 2.5 ms 時間。在 NCO 基帶直流模式下，更換頻率碼及 IQ 數(shù)據(jù)，無需復(fù)位 JESD204B高速鏈路，整個穩(wěn)定時間在納秒級。

2 系統(tǒng)設(shè)計方案與實現(xiàn)

整個系統(tǒng)由 FPGA，AD9164 及收發(fā)信道三部分組成 [5]，設(shè)計框圖如圖 3 所示。

2.1 FPGA 算法設(shè)計

該部分主要完成 AD9164 初始化配置、收發(fā)狀態(tài)切換控制、收發(fā)頻率控制字產(chǎn)生及配置、收發(fā) IQ 數(shù)據(jù)產(chǎn)生及數(shù)據(jù)到JESD204B 鏈路的映射。FPGA 控制流程如圖 4 所示。

在本系統(tǒng)中，接收過程只需 AD9164 產(chǎn)生單頻信號，因此采用 NCO only 模式比較方便。發(fā)射過程需要使用 AD9164 內(nèi)部上變頻器產(chǎn)生所需頻率范圍的 MSK 信號，因此需要同時設(shè)置頻率控制字和發(fā)射數(shù)據(jù)，只能采用 NCO 基帶直流模式。系統(tǒng)收發(fā)鏈路的建立時間要求為微秒級，而 AD9164 兩種模式的切換時間為毫秒級，遠遠超過系統(tǒng)收發(fā)切換所需時間，因此，在本方案中收發(fā)過程都采用 NCO 基帶直流模式。當(dāng)處于接收過程時，F(xiàn)PGA 提供頻率控制字和 I 路數(shù)據(jù)（固定值 0x7FFF， Q 路為 0x0000）；當(dāng)處于發(fā)射過程時，F(xiàn)PGA 提供頻率控制字和 IQ 正交數(shù)據(jù)。

通過 AD9164 初始化模塊配置 AD9164 為 2 lanes，24 倍內(nèi)插模式，內(nèi)核采樣速率為 5.76 GHz，初始頻率控制字為0x2AAA_AAAA_AAAB。

2.2 AD9164 數(shù)字電路設(shè)計

AD9164 電路如圖 5 所示（見 59 頁）。

2.3 收發(fā)信道模擬電路及本振源電路設(shè)計

收發(fā)信道模擬電路及本振源電路圖如圖 6 所示。

3 測試驗證

對采用該設(shè)計方案所生產(chǎn)設(shè)備的發(fā)射功率、發(fā)射頻譜及接收動態(tài)范圍進行測試，發(fā)射頻譜測試結(jié)果如圖 7 所示。

接收動態(tài)范圍按照原指標進行仍能滿足要求。相對于原設(shè)備指標，新設(shè)備的發(fā)射頻譜及接收動態(tài)范圍性能并未下降，但是在重量、體積、功耗方面大幅度減少。

4 結(jié) 語

本文提出了基于 AD9164 芯片的數(shù)字化本振設(shè)計及射頻直發(fā)設(shè)計方案，給出了具體實現(xiàn)方法，并在設(shè)備上完成了該方案的驗證。在保持性能指標不降低的情況下，有效減輕了設(shè)備的重量、體積及功耗，結(jié)合動態(tài)功耗管理技術(shù)可進一步降低設(shè)備功耗，為以后設(shè)備的小型化、輕量化設(shè)計提供了新的設(shè)計思路和實現(xiàn)方法，應(yīng)用前景廣闊。