數(shù)字集成電路與系統(tǒng)設(shè)計(jì)簡介

本課程包含邏輯設(shè)計(jì)與FPGA實(shí)現(xiàn)，后端設(shè)計(jì)與ASIC實(shí)現(xiàn)(研究生階段課程)

在本階段我們會學(xué)到：

VLSI設(shè)計(jì)與EDA技術(shù)

FPGA

硬件描述語言

組合邏輯與運(yùn)算電路

時序邏輯與狀態(tài)機(jī)

驗(yàn)證與仿真測試

等一系列相關(guān)知識

注：VLSI(指超大規(guī)模集成電路)

集成電路發(fā)展歷程

集成電路(Integrated Circuit)

是一種微型電子器件或部件。采用一定的工藝，把一個電路中所需的晶體管、電阻、電容和電感等元件及布線互連一起，制作在一小塊或幾小塊半導(dǎo)體晶片或介質(zhì)基片上，然后封裝在一個管殼內(nèi)，成為具有所需電路功能的微型結(jié)構(gòu)

發(fā)展歷史：

1947年Shockley等人發(fā)明了晶體管(第一只晶體管為鍺基)

集成電路產(chǎn)業(yè)鏈分工：

設(shè)計(jì) 制造 封裝 測試

集成電路產(chǎn)業(yè)的幾種模式及相關(guān)企業(yè)

IDM(Integerated Device Manufature)——

集芯片設(shè)計(jì)，芯片制造，芯片封裝和測試等多個產(chǎn)業(yè)鏈環(huán)節(jié)于一身

早期多數(shù)集成電路企業(yè)采用的模式

目前僅有極少數(shù)企業(yè)能夠維持

優(yōu)勢：

設(shè)計(jì)，制造等環(huán)節(jié)協(xié)同優(yōu)化，有利于充分發(fā)掘技術(shù)潛力;能有條件率先試驗(yàn)并推出新的半導(dǎo)體技術(shù)

劣勢：

公司規(guī)模龐大，管理成本較高;運(yùn)營費(fèi)用較高，資本回報率偏低

此類型的企業(yè)有：三星，德州儀器(TI)

Foundary(代工廠)——

只負(fù)責(zé)生產(chǎn)，封裝或測試環(huán)節(jié)中的一個或幾個

不負(fù)責(zé)芯片設(shè)計(jì)

可以同時為不同的設(shè)計(jì)公司提供服務(wù)，但受制于公司間的競爭關(guān)系

優(yōu)勢：

不承擔(dān)由于設(shè)廠調(diào)研不準(zhǔn)，產(chǎn)品設(shè)計(jì)缺陷等決策風(fēng)險;為不同的公司服務(wù)，利潤相對穩(wěn)定

劣勢：

投資規(guī)模較大，維持生產(chǎn)線正常運(yùn)作費(fèi)用較高

需要持續(xù)投入維持工藝水平，一旦落后追單難度較大

此類型企業(yè)有：SMIC， UMC ，Global Foundary

Fabless(無工廠芯片供應(yīng)商)——

只負(fù)責(zé)設(shè)計(jì)芯片并銷售

將生產(chǎn)，測試，封裝環(huán)節(jié)外包

優(yōu)勢：

資產(chǎn)較輕，初始投資規(guī)模較小，創(chuàng)業(yè)難度相對較小;企業(yè)運(yùn)行費(fèi)用較低，轉(zhuǎn)型相對靈活

劣勢：

與IDM相比無法與工藝協(xié)同優(yōu)化，因此難以完成指標(biāo)嚴(yán)苛的設(shè)計(jì);與Foundary相比需要承擔(dān)各種市場風(fēng)險，一旦失誤后果很嚴(yán)重

此類型的企業(yè)：高通，聯(lián)發(fā)科，博通等

ARM(芯片設(shè)計(jì)服務(wù)提供商)

不設(shè)計(jì)芯片

為芯片設(shè)計(jì)公司提供軟件，IP核以及咨詢服務(wù)等

優(yōu)勢：

初始投資小，風(fēng)險小

劣勢：

市場規(guī)模較小，易形成壟斷;技術(shù)門檻較高，技術(shù)積累時間較長

此類型的企業(yè)：ARM，Imaginnatin，Synopsys等

數(shù)字集成電路的分類

注：ASIC即定制集成電路，是按照用戶需要而專門設(shè)計(jì)制作的集成電路

全定制集成電路：

是按照預(yù)期功能和技術(shù)指標(biāo)而專門設(shè)計(jì)制成的集成電路，制造周期長，成本高，制成后不易修改，但性能比較理想，芯片面積小，集成度高

半定制集成電路：

半定制集成電路的設(shè)計(jì)分為基于標(biāo)準(zhǔn)單元的設(shè)計(jì)方法和基于門陣列的設(shè)計(jì)方法。

基于標(biāo)準(zhǔn)單元的設(shè)計(jì)方法是：將預(yù)先設(shè)計(jì)好的、稱為標(biāo)準(zhǔn)單元的邏輯單元，如與門、或門、多路開關(guān)、觸發(fā)器等，按照某種特定的規(guī)則排列，與預(yù)先設(shè)計(jì)好的大型單元一起組成ASIC。

基于標(biāo)準(zhǔn)單元的ASIC又稱為CBIC(Cell based IC)

基于門陣列的設(shè)計(jì)方法是：在預(yù)先制定的具有晶體管陣列的基片或母片上通過掩膜互連的方法完成專用集成電路設(shè)計(jì)。

數(shù)字集成電路與系統(tǒng)的演進(jìn)過程

芯片結(jié)構(gòu) 設(shè)計(jì)方法

多芯片(多模組) 圖形化設(shè)計(jì)

專用芯片+處理器 硬件描述語言

片上系統(tǒng) IP核重用

集成微系統(tǒng) 待發(fā)展

片上系統(tǒng)(SoC——System of Chip)

定義：嵌入了一個或多個處理器的ASIC

意義：支持IP核復(fù)用

FPGA

邏輯電路的實(shí)現(xiàn)形式：

邏輯電路圖

邏輯表達(dá)式

真值表

(這三種表達(dá)形式在邏輯上完全等價)

FPGA內(nèi)部結(jié)構(gòu)詳細(xì)內(nèi)容

(可到各公司官網(wǎng)查找相關(guān)資料)

FPGA設(shè)計(jì)工具

前段仿真與驗(yàn)證工具：

Modelsim

VSC

NC等

綜合，時序分析及實(shí)現(xiàn)：

QuartusII (Altera)

ISE/Vivado(Xilinx)

Synplify

Diamond

source：電子科技大學(xué)-黃樂天-《數(shù)字集成電路與系統(tǒng)設(shè)計(jì)》