1 系統(tǒng)總體結(jié)構(gòu)
    控制部分用A1trea公司Cyclone II EP2C35芯片取代了傳統(tǒng)的單片機(jī)或DSP。FPGA與單片機(jī)最大的區(qū)別就在于它的并行性，能夠并行地采集、處理和輸出信號(hào)，是實(shí)現(xiàn)神經(jīng)網(wǎng)絡(luò)并行運(yùn)算的關(guān)鍵，為提高整個(gè)系統(tǒng)的運(yùn)行速度起了很大的作用。其FPGA芯片內(nèi)集成的Nios II軟核處理器作為上位機(jī)，根據(jù)末端執(zhí)行器的速度，采用C++語言進(jìn)行坐標(biāo)變換和軌跡規(guī)劃，定時(shí)向伺服控制系統(tǒng)發(fā)出控制命令和運(yùn)行參數(shù)。系統(tǒng)總體框圖如圖1所示。

2 電機(jī)運(yùn)動(dòng)控制模塊的組成
    伺服控制系統(tǒng)模塊接收到速度給定信號(hào)和命令后進(jìn)行速度調(diào)節(jié)，如圖2所示。速度調(diào)節(jié)器的輸出就是PWM脈寬調(diào)制電路的控制信號(hào)，之后產(chǎn)生PWM信號(hào)傳給伺服電機(jī)驅(qū)動(dòng)器驅(qū)動(dòng)電機(jī)。速度反饋信號(hào)由裝在電機(jī)軸上的光電編碼器產(chǎn)生。為了提高反饋信號(hào)的分辨率，對(duì)光電編碼器的輸出信號(hào)進(jìn)行倍頻，從而提高了編碼器的分辨率，也就提高了速度反饋信號(hào)的分辨率。速度調(diào)節(jié)采用神經(jīng)網(wǎng)絡(luò)參數(shù)辨識(shí)自適應(yīng)控制。

3 參數(shù)辨識(shí)自適應(yīng)控制系統(tǒng)
    用作自適應(yīng)控制器的BPNNC，輸入為電機(jī)給定轉(zhuǎn)速y與實(shí)際轉(zhuǎn)速yf相比較得到的轉(zhuǎn)速誤差e及其變化率ec，輸出為PWM的控制信號(hào)Vp(k)。用作參數(shù)辨識(shí)的BPN—NI的輸入為驅(qū)動(dòng)系統(tǒng)的實(shí)際輸入(即BPNNC的輸出值Vp)和電機(jī)實(shí)際轉(zhuǎn)速yf，輸出為辨識(shí)的系統(tǒng)輸出y*。y*為預(yù)測(cè)轉(zhuǎn)速，用y*代替yf，用作RBFNNC的在線訓(xùn)練。圖3為參數(shù)辨識(shí)自適應(yīng)控制框圖。

    2個(gè)BPNN都是兩輸入單輸出網(wǎng)絡(luò)，離線訓(xùn)練的樣本均通過實(shí)驗(yàn)的方法獲得。NNC的輸入樣本向量為Xci=(e(k)，ec(k)}，輸出樣本向量為Yci={Vp(k)}。NNI的輸入樣本向量XIi=(Vp(k一1)，yf(k一1)}，其輸出樣本向量為YIi={y*(k)}。網(wǎng)絡(luò)參數(shù)的學(xué)習(xí)分為兩步進(jìn)行：先在離線訓(xùn)練中確定隱層節(jié)點(diǎn)的個(gè)數(shù)及其各層的網(wǎng)絡(luò)連接初始權(quán)值，再通過在線訓(xùn)練自適應(yīng)地調(diào)整權(quán)值。
    2個(gè)BPNN都采用3層的網(wǎng)絡(luò)。輸入層節(jié)點(diǎn)只起信號(hào)傳輸?shù)淖饔?，隱含層和輸出層神經(jīng)元的激活函數(shù)采用Sigmoid函數(shù)：

   
    網(wǎng)絡(luò)的訓(xùn)練采用負(fù)梯度下降的誤差反向傳播算法。
    當(dāng)輸入一個(gè)樣本時(shí)，每個(gè)神經(jīng)元從前到后依次計(jì)算：

4 硬件電路的FPGA實(shí)現(xiàn)
4．1 BPNN在FPGA中的硬件可重構(gòu)實(shí)現(xiàn)
    目前基于SRAM工藝的FPGA具有易失性的特點(diǎn)，每次重新加電FPGA都要重配置，才能使FPGA進(jìn)人工作狀態(tài)。配置信息通常存放在片外存儲(chǔ)器中，導(dǎo)致FPGA器件的資源配置可改變特性剛好可以滿足由上述可知的BP網(wǎng)絡(luò)的結(jié)構(gòu)可重構(gòu)、激活函數(shù)可重構(gòu)和學(xué)習(xí)算法可重構(gòu)的要求。
    從計(jì)算的角度考慮，BP網(wǎng)絡(luò)的算法可以劃分成3個(gè)步驟，即前向傳播、誤差反向傳播以及權(quán)值更新。但是考慮到神經(jīng)網(wǎng)絡(luò)的復(fù)雜性和設(shè)計(jì)文件的復(fù)用性，BP神經(jīng)網(wǎng)絡(luò)的硬件實(shí)現(xiàn)必須解決與算法有關(guān)的運(yùn)算速度、計(jì)算精度、并行性和可存儲(chǔ)性等問題。本著層次化、模塊化的原則，采用由Verilog HDL硬件描述語言輸入的自上而下的設(shè)計(jì)方法，把BP神經(jīng)網(wǎng)絡(luò)分為前向運(yùn)算模塊、誤差反傳及權(quán)值調(diào)整模塊、權(quán)值存儲(chǔ)模塊、權(quán)值分配模塊等幾個(gè)大的功能模塊。系統(tǒng)結(jié)構(gòu)框圖如圖4所示。

    將各個(gè)BP網(wǎng)絡(luò)運(yùn)算模塊進(jìn)行組合就可以實(shí)現(xiàn)一整套人工神經(jīng)網(wǎng)絡(luò)，但是僅僅將這些模塊簡(jiǎn)單連在一起并不能讓網(wǎng)絡(luò)進(jìn)行工作或訓(xùn)練。還必須精確設(shè)定在每一個(gè)時(shí)鐘沿對(duì)每一個(gè)模塊發(fā)出正確的使能信號(hào)，使每一個(gè)模塊處于工作狀態(tài)或者停滯狀態(tài)，并且還必須要有合適的地址信號(hào)發(fā)生器在正確的時(shí)間產(chǎn)生正確的地址信號(hào)，使每一次數(shù)據(jù)都能從正確的位置讀出并寫入正確的位置。本文根據(jù)BP算法的運(yùn)算規(guī)則設(shè)計(jì)控制模塊，并且采用一個(gè)共用的地址發(fā)生器，控制模塊有7個(gè)輸出信號(hào)，分別是前向模塊使能信號(hào)、學(xué)習(xí)模塊使能信號(hào)、片內(nèi)RAM及地址產(chǎn)生模塊使能信號(hào)、片內(nèi)RAM寫入控制信號(hào)wen、片內(nèi)RAM讀出控制信號(hào)ren、片外存儲(chǔ)器寫控制信號(hào)save、片外存儲(chǔ)器讀控制信號(hào)load。最后的控制器可以使網(wǎng)絡(luò)進(jìn)行離線訓(xùn)練時(shí)將前向模塊、誤差反傳模塊和相應(yīng)的控制模塊同時(shí)配置到FPGA中進(jìn)行網(wǎng)絡(luò)訓(xùn)練；而當(dāng)訓(xùn)練好的網(wǎng)絡(luò)正常工作時(shí)，只在FPGA中配置前向模塊和相應(yīng)的控制模塊就可以高速運(yùn)行該神經(jīng)網(wǎng)絡(luò)。工作流程如圖5所示。

4．2 其他主要模塊在FPGA中的實(shí)現(xiàn)
    三角波脈寬調(diào)制器(PWM)采用等腰三角形作為載波，將輸入信號(hào)與三角波信號(hào)比較產(chǎn)生。測(cè)速模塊、鑒相倍頻電路模塊可根據(jù)其原理設(shè)置相應(yīng)的乘法器和除法器即可實(shí)現(xiàn)。

5 實(shí)驗(yàn)結(jié)果
    參考文獻(xiàn)通過對(duì)一些典型應(yīng)用的研究和分析，認(rèn)為16位定點(diǎn)數(shù)是不削弱神經(jīng)網(wǎng)絡(luò)能力的最小精度要求，并且為避免運(yùn)算規(guī)模過于龐大和節(jié)約芯片資源，所以對(duì)32位的輸出數(shù)據(jù)進(jìn)行了截尾操作，僅取32位中的前16位。
    速度伺服控制器電路中的所有模塊均用硬件語言Verilog HDL進(jìn)行描述，在源代碼通過功能仿真和時(shí)序仿真測(cè)試后，再綜合生成網(wǎng)表文件，最后在Altera公司的Cyclone II EP2C35器件中實(shí)現(xiàn)，整個(gè)設(shè)計(jì)消耗的資源已經(jīng)接近飽和。BP網(wǎng)絡(luò)控制器的QuartusII仿真結(jié)果如圖6所示。由圖可知經(jīng)過多次訓(xùn)練后系統(tǒng)輸出值f接近于給定值t，誤差err變小[llg2]，小于給定誤差。

    驅(qū)動(dòng)對(duì)象是一臺(tái)直流電機(jī)，輸入電壓是DC 27 V，額定電流為2．5 A，最大空載轉(zhuǎn)速為600 r／min。圖7為空載狀態(tài)下轉(zhuǎn)速指令由O上升到1lO r／min階躍輸入時(shí)的系統(tǒng)跟蹤結(jié)果。由圖7可知，系統(tǒng)能很快地響應(yīng)給定轉(zhuǎn)速的變化，有較好的跟蹤能力和穩(wěn)定性。

結(jié) 語
    運(yùn)用神經(jīng)網(wǎng)絡(luò)控制的方法，在FPGA中硬件實(shí)現(xiàn)速度反饋調(diào)控電路，采用C++語言在FPGA片內(nèi)集成的NiosII軟核處理器內(nèi)進(jìn)行坐標(biāo)變換和軌跡規(guī)劃，構(gòu)成一個(gè)完整的機(jī)械臂關(guān)節(jié)速度控制器的SOPC系統(tǒng)。通過實(shí)驗(yàn)結(jié)果可知，此控制方案進(jìn)一步提高了速度伺服系統(tǒng)的精度，增加了系統(tǒng)的集成度、抗干擾性和穩(wěn)定性，同時(shí)提高了系統(tǒng)的調(diào)試效率，是現(xiàn)代機(jī)器人伺服系統(tǒng)向模塊化、智能化發(fā)展的方向。