引言
針對(duì)中心機(jī)房功耗越來越大的問題，某些電信運(yùn)營商制定了采購設(shè)備功耗每年降低20%的目標(biāo)。半導(dǎo)體是功耗問題的關(guān)鍵所在，其解決方法是重新設(shè)計(jì)芯片實(shí)施和交付方案，而最新一代FPGA可以說是主要的推動(dòng)力量。通過采用基于40nm的半導(dǎo)體最新制造工藝以及創(chuàng)新方法來優(yōu)化這些復(fù)雜的器件，設(shè)計(jì)人員能夠在單芯片中集成更多的功能。這不但降低了總功耗，而且還可以降低后續(xù)工藝節(jié)點(diǎn)每一相應(yīng)功能的功耗。

TPACK便是能夠充分發(fā)揮低功耗優(yōu)勢的公司之一，它是世界上最大的電信系統(tǒng)供應(yīng)商之一，可提供基于Altera Stratix IV FPGA的運(yùn)營商級(jí)以太網(wǎng)芯片解決方案。Altera高性能、低功耗技術(shù)與TPACK高度集成復(fù)雜器件專業(yè)技術(shù)相結(jié)合，將為系統(tǒng)供應(yīng)商提供低功耗的芯片方案，供他們?cè)诖嘶A(chǔ)上持續(xù)提高帶寬容量，并完成更智能的處理。

此外，TPACK提供的芯片解決方案可以導(dǎo)入到最新的FPGA中，進(jìn)一步降低功耗。最終實(shí)現(xiàn)的系統(tǒng)不但大大降低了目前的功耗，而且在未來幾年中，仍能滿足繼續(xù)降低功耗的要求。

解決功耗挑戰(zhàn)

在前沿硅片技術(shù)中處理功耗問題涉及到多種方法，包括工藝、體系結(jié)構(gòu)和設(shè)計(jì)優(yōu)化等。下面介紹開發(fā)功耗優(yōu)化方案時(shí)采用的工藝優(yōu)化、體系結(jié)構(gòu)優(yōu)化和設(shè)計(jì)優(yōu)化方法。對(duì)功耗進(jìn)行優(yōu)化的關(guān)鍵方法是可編程功耗技術(shù)，根據(jù)一定的設(shè)計(jì)要求，可選擇性地接通或者關(guān)斷每個(gè)邏輯陣列模塊(LAB)、存儲(chǔ)器和數(shù)字信號(hào)處理(DSP)模塊，從而降低功耗。

工藝優(yōu)化

在針對(duì)功耗而優(yōu)化Altera 40nm FPGA的各種技術(shù)中，每一種都有各自的優(yōu)缺點(diǎn)：

■ 邏輯門多層氧化(三重氧化)

每個(gè)晶體管以靜態(tài)功耗換取速度

■ 多閾值電壓

每個(gè)晶體管以靜態(tài)功耗換取速度

■ 低k金屬間絕緣

降低動(dòng)態(tài)功耗，提高性能。

■ 超應(yīng)變硅

電子和空穴移動(dòng)能力提高30％

功耗和性能達(dá)到平衡

■ 銅互聯(lián)

提高性能，減小IR降。

體系結(jié)構(gòu)優(yōu)化

電信線路卡根據(jù)到達(dá)數(shù)據(jù)包流量來進(jìn)行路由選擇。它需要高性能外部存儲(chǔ)器來緩沖數(shù)據(jù)包，同時(shí)進(jìn)行路由選擇。Stratix IV FPGA提供動(dòng)態(tài)片內(nèi)匹配(OCT)功能，降低了線路卡功耗。在將數(shù)據(jù)包寫入存儲(chǔ)器時(shí)，動(dòng)態(tài)OCT功能禁止寫操作并行匹配，從而降低了靜態(tài)功耗。

設(shè)計(jì)優(yōu)化

根據(jù)設(shè)計(jì)要求，可編程功耗技術(shù)可以使每一個(gè)可編程LAB、DSP模塊和存儲(chǔ)器模塊工作在高速或者低功耗模式下。沒有針對(duì)功耗進(jìn)行優(yōu)化的FPGA中，模塊以最高速率運(yùn)行來支持關(guān)鍵時(shí)序通路。而應(yīng)用Altera的可編程功耗技術(shù)后，陣列中除了設(shè)計(jì)為關(guān)鍵時(shí)序通路的LAB，其他LAB都可以設(shè)置為低功耗模式。只把關(guān)鍵時(shí)序通路設(shè)置為高速模式，從而有效降低了功耗。

Altera進(jìn)行創(chuàng)新的另一關(guān)鍵技術(shù)是具有功耗預(yù)知能力的Quartus II開發(fā)軟件綜合以及布局布線引擎。這一降低功耗的方法對(duì)設(shè)計(jì)人員而言是透明的，可以通過簡單的編譯設(shè)置來實(shí)現(xiàn)。設(shè)計(jì)工程師把時(shí)序約束作為設(shè)計(jì)輸入過程的一部分來進(jìn)行設(shè)置，對(duì)設(shè)計(jì)進(jìn)行綜合以滿足性能要求。Altera和第三方工具為每一邏輯自動(dòng)選擇所需的性能，通過功耗預(yù)知布局布線和時(shí)鐘來降低功耗。

最終設(shè)計(jì)滿足了設(shè)計(jì)人員的低功耗要求，他們可以選擇最低程度或者最大程度優(yōu)化，后者可最大限度地降低功耗，但是編譯時(shí)間較長。根據(jù)設(shè)計(jì)和所選擇的優(yōu)化程度，結(jié)果會(huì)有所不同。這一功能的目的是不需要設(shè)計(jì)人員的干預(yù)便能夠降低功耗，同時(shí)對(duì)設(shè)計(jì)性能的影響最小。[!--empirenews.page--]

通過Quartus II開發(fā)軟件優(yōu)化功耗

Altera Quartus II 軟件功耗優(yōu)化涉及到三個(gè)步驟。首先進(jìn)行“功耗預(yù)知”綜合。功耗預(yù)知意味著軟件可以減少每個(gè)時(shí)鐘周期中要訪問的RAM模塊數(shù)量，還可以重新安排設(shè)計(jì)，以減少觸發(fā)頻率較高(或者易受干擾)的邏輯。

功耗預(yù)知綜合之后，Quartus II軟件對(duì)信號(hào)進(jìn)行布線，減小電容，建立高功效DSP模塊配置，完成功耗預(yù)知布局布線。Quartus II軟件中的PowerPlay功耗優(yōu)化功能指導(dǎo)適配器使用額外努力選項(xiàng)，利用專門的功耗體系結(jié)構(gòu)特性，對(duì)設(shè)計(jì)進(jìn)行功耗優(yōu)化。使用時(shí)序約束，Quartus II軟件可保證設(shè)計(jì)中的關(guān)鍵通路在性能上達(dá)到最優(yōu)，而時(shí)序不重要的通路在功耗上最優(yōu)。

發(fā)揮FPGA的優(yōu)勢

基于FPGA而不是代工線制造工藝進(jìn)行芯片開發(fā)，可使專用芯片產(chǎn)品充分利用芯片制造的最新開發(fā)技術(shù)，來實(shí)現(xiàn)高功效解決方案。芯片供應(yīng)商TPACK稱這一方法為SOFTSILICON，使用Stratix IV FPGA為電信系統(tǒng)供應(yīng)商提供運(yùn)營商級(jí)以太網(wǎng)數(shù)據(jù)包處理、流量管理和設(shè)計(jì)包映射芯片解決方案。

SOFTSILICON概念不但能夠開發(fā)容量更大的新芯片，而且還降低了現(xiàn)有設(shè)計(jì)的功耗。如圖1所示，TPACK的運(yùn)營商級(jí)數(shù)據(jù)包引擎基于不同工藝尺寸的每一代Stratix系列FPGA，提供集成運(yùn)營商級(jí)以太網(wǎng)數(shù)據(jù)包處理和流量管理功能。

圖1 降低現(xiàn)有芯片解決方案的功耗

從Stratix過渡到Stratix II FPGA，TPACK將運(yùn)營商級(jí)數(shù)據(jù)包引擎容量從6Gbps (TPX2000)提高到20Gbps (TPX3100)，降低了1Gbps交換容量的相對(duì)功耗。通過將這一解決方案從Stratix II導(dǎo)入到Stratix III FPGA (TPX3103)中，功耗降低了近40％。

SOFTSILICON方法的功耗優(yōu)勢主要體現(xiàn)在以下兩個(gè)方面：采用最新的FPGA平臺(tái)，每Gbps以更低的相對(duì)功耗提供更大的交換容量；現(xiàn)有設(shè)計(jì)導(dǎo)入到最新的FPGA平臺(tái)，進(jìn)一步降低功耗。這些優(yōu)勢有助于滿足現(xiàn)在以及今后運(yùn)營商對(duì)低功耗的嚴(yán)格要求。

發(fā)揮SOFTSILICON的優(yōu)勢

FPGA的優(yōu)勢使SOFTSILICON方案受益，不僅如此，F(xiàn)PGA還為標(biāo)準(zhǔn)無廠模式提供其他芯片開發(fā)方法，幫助專用芯片供應(yīng)商滿足系統(tǒng)供應(yīng)商和運(yùn)營商的需求。

FPGA以前用于實(shí)現(xiàn)相對(duì)較少的功能(置入到ASSP中)或者作為“膠合邏輯”連接兩片不兼容的ASSP。但是在最近幾年，更多的復(fù)雜芯片方案嘗試采用FPGA，TPACK就是最早這樣做的公司之一。通過SOFTSILICON，TPACK提供了真正的ASSP 替代方案，具有更好的性能，特別是在功耗上。在這方面，集成也發(fā)揮了重要作用。在單芯片中集成更多的功能可以減小電路板面積，降低功耗，還可根據(jù)需要靈活更新解決方案，迅速修復(fù)故障。此外，需著重指出的是，ASSP集成的不足之處是出現(xiàn)故障的風(fēng)險(xiǎn)隨復(fù)雜度的升高而增大，而對(duì)于FPGA來說，則可迅速糾正這些故障，降低了集成的外在風(fēng)險(xiǎn)。[!--empirenews.page--]

圖2顯示了TPACK芯片方案不斷發(fā)展，它在SONET/SDH和光傳送網(wǎng)(OTN)技術(shù)中集成了面向連接的以太網(wǎng)交換和流量管理功能，滿足了新出現(xiàn)的數(shù)據(jù)包光傳送網(wǎng)(P-OTN)的需求。這些解決方案基于Stratix III和Stratix IV FPGA，支持高度集成的器件，充分發(fā)揮了TPACK在運(yùn)營商級(jí)以太網(wǎng)交換、流量管理和數(shù)據(jù)包映射上七年多的工作經(jīng)驗(yàn)，以及在提供高度集成解決方案上成熟可靠的優(yōu)勢。

圖2 集成數(shù)據(jù)包傳送解決方案

使用通用線路卡構(gòu)建高功效系統(tǒng)

從以上討論中可看出，在系統(tǒng)設(shè)計(jì)中使用SOFTSILICON產(chǎn)品具有功耗優(yōu)勢。而且，如果系統(tǒng)設(shè)計(jì)采用了通用線路卡，SOFTSILICON還能夠進(jìn)一步降低功耗。圖3顯示了可以實(shí)現(xiàn)的某些特性。

圖3 單芯片支持多種特性

通用線路卡或者多功能線路卡基于SOFTSILICON和可插拔光模塊?？梢愿鶕?jù)需要來定義不同的接口和邏輯，因此，多種應(yīng)用中能夠使用同一種線路卡硬件設(shè)計(jì)。例如，在某一應(yīng)用中，線路卡通過NG-SONET/SDH數(shù)據(jù)包映射支持以太網(wǎng)，而在另一應(yīng)用中，它支持運(yùn)營商級(jí)以太網(wǎng)交換和流量管理功能。要實(shí)現(xiàn)這些功能，所需要的就是具有各種選項(xiàng)的線路卡設(shè)計(jì)，以及多個(gè)SOFTSILICON FPGA鏡像，在上電過程中對(duì)底層FPGA平臺(tái)進(jìn)行編程。

結(jié)論

運(yùn)營商對(duì)降低功耗的要求非常高，可滿足這一需求且容易實(shí)現(xiàn)的解決方案將大受歡迎。Altera的40nm Stratix IV FPGA、TPACK在SOFTSILICON上的專業(yè)技術(shù)以及通用線路卡方法可滿足系統(tǒng)設(shè)計(jì)所需，其大容量數(shù)據(jù)包傳送解決方案滿足甚至超越了客戶需求，同時(shí)還突出了產(chǎn)品優(yōu)勢，能夠及時(shí)應(yīng)對(duì)各種需求，盡快將產(chǎn)品推向市場。