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DSP內(nèi)嵌PLL中的CMOS壓控環(huán)形振蕩器設(shè)計

時間：2010-03-30 23:48:55
關(guān)鍵字： DSP    CMOS    PLL    環(huán)形振蕩器   
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[導(dǎo)讀]本文設(shè)計了一種應(yīng)用于DSP內(nèi)嵌鎖相環(huán)的低功耗、高線性CM0S壓控環(huán)形振蕩器。電路采用四級延遲單元能方便的獲得正交輸出時鐘，每級采用RS觸發(fā)結(jié)構(gòu)來產(chǎn)生差分輸出信號，在有效降低靜態(tài)功耗的同時．具有較好的抗噪聲能力。在延遲單元的設(shè)計時。綜合考慮了電壓控制的頻率范圍以及調(diào)節(jié)線性度，選擇了合適的翻轉(zhuǎn)點。 仿真結(jié)果表明．電路叮實現(xiàn)2MHz至90MHz的頻率調(diào)節(jié)范圍，在中心頻率附近具有很高的調(diào)節(jié)線性度，可完全滿足DSP芯片時鐘系統(tǒng)的要求。

 1 引言
　　在現(xiàn)代高性能DSP芯片設(shè)計中，鎖相環(huán)(PLL)被廣泛用作片內(nèi)時鐘發(fā)生器，實現(xiàn)相位同步及時鐘倍頻。壓控振蕩器(VCO)作為PLL電路的關(guān)鍵模塊，其性能將直接決定PLL的整體工作質(zhì)量。目前，在CMOS工藝中實現(xiàn)的VCO主要有兩大類：LC壓控振蕩器和環(huán)形壓控振蕩器。其中LC壓控振蕩器具有較低的相位噪聲和較低的功耗，但需要采用片上集成電感，因而占用很大的芯片面積，且調(diào)諧范圍較小。而CMOS環(huán)形振蕩器有著頻率調(diào)節(jié)范圍大，芯片面積小，制造工藝簡單等優(yōu)點，且可以通過調(diào)整振蕩器的級數(shù)，方便的獲得不同相位的一系列時鐘，因此在系統(tǒng)芯片(SOC)中有著更為廣泛的應(yīng)用。
　　本文提出了一種采用四級延遲單元的CMOS環(huán)形壓控振蕩器，每級采用調(diào)節(jié)電流源大小，改變電容放電速度的方式，在方便的提供正交輸出時鐘的同時，具有2MHz至90MHz頻率調(diào)節(jié)范圍以及較低的功耗，可滿足DSP芯片時鐘系統(tǒng)的應(yīng)用要求。
　　2 VCO電路設(shè)計
　　在鎖相環(huán)系統(tǒng)中VCO的作用是根據(jù)不同的控制電壓．輸出相應(yīng)振蕩頻率的波形，并將其輸入至分頻器，從而反饋到輸入端。因此理想的VCO其特性函數(shù)應(yīng)為：
　　其中Kvco為常數(shù)，表示電路的靈敏度。而實際的VCO調(diào)節(jié)特性表現(xiàn)出非線性，也就是Kvco不是常數(shù)，這種非線性使鎖相環(huán)的穩(wěn)定性退化，因此我們希望在盡可能寬的頻率調(diào)節(jié)范圍內(nèi)Kvco的變化最小。
　　2．1 整體電路結(jié)構(gòu)
　　壓控環(huán)形振蕩電路的整體結(jié)構(gòu)框圖如圖1所示，整個環(huán)路由四級延遲單元構(gòu)成，每級延遲為TD，其中前三級電路接成反相的，最后一級電路正相連接，因此電路不會被鎖定，且每級振蕩電路的輸出時鐘相移為45°。
圖1 壓控環(huán)形振蕩器的整體結(jié)構(gòu)框圖
 
　　這里，V是電荷泵的輸出電壓經(jīng)低通環(huán)路濾波器去除高頻成分后的直流分量，用來控制每級延遲單元的延遲時間。Venable是來自外部控制電路的使能信號，當(dāng)Venable為低電平時每級差分輸出的兩端均為“0”，此時整個VCO電路關(guān)閉，停止振蕩；當(dāng)Venable為高電平，電路正常工作時，環(huán)路在連續(xù)的電壓結(jié)點之閘以的延遲振蕩，產(chǎn)生的振蕩周期為8TD。只要在輸入電壓和延遲時間TD之問建立起線形的關(guān)系，輸出信號的頻率F∝1/TD，就能夠?qū)崿F(xiàn)VCO所需的輸入電壓和輸出頻率之間的線性關(guān)系。
　　2．2單元電路設(shè)計
　　振蕩器延遲單元的電路結(jié)構(gòu)如圖2所示，電路采用RS觸發(fā)結(jié)構(gòu)來產(chǎn)生差分輸出的信號，這在消除靜態(tài)功耗的同時，具有較好的抗噪聲性能。圖中的M1管和M4管分別提供對電容C1和C2充電時的電流。M2管和M5管作為電流源提供電容放電時的電流，其電流大小隨控制電壓V而改變，從而實現(xiàn)對電容放電速度的調(diào)節(jié)。另外，電容C1和C2是用源漏端接地的NMOS管制成的MOS柵氧電容，具有很高的單位面積電容值，以及較好的精度。
圖2 延遲單元電路圖
　　下面計算單元電路的延遲時間，以C1為例，當(dāng)輸入為高電平時，電路通過電流源M2管對電容放電，當(dāng)電容兩端電壓降至輸入與非門NAND1的翻轉(zhuǎn)點Vs時，與非門輸出狀態(tài)轉(zhuǎn)換，其狀態(tài)從“0”到“1”的轉(zhuǎn)換時間為：
　　這里由于C1電容遠(yuǎn)大于M1、M2管的漏端電容和與非門NAND1的輸入電容之和，因此可忽略它們的影響，Id2為V受控制的電流源M2管的電流。
　　當(dāng)輸人為低電平時，電路通過M1管對電容進(jìn)行充電。當(dāng)電容充電至三輸入與非門NAND1的翻轉(zhuǎn)點Vs時，與非門輸出并不立即改變，因為交叉耦合的另一個與非門NAND2的輸出仍為低電平，需C2電容放電至Vs以下，輸出才會改變。因此與非門NAND1的輸出從“1”到“0”轉(zhuǎn)換的時問由電容C2的放電時間決定，為：
　　其中Id5為受V控制的電流源M5管的電流。
　　為了保證每級單元電路的差分輸出端有相同的延遲，電路中各個對應(yīng)的晶體管具有相同的寬長比，即C1與C2相等，Id2與Id5相等，因此t1=t2，且因為C1、C2的電容值較大，相對于其充放電的時間，三輸入與非門和反向器的延遲時間可以忽略不計，  因此，單元電路總的延時時間為：
　　設(shè)計時三輸入與非門的翻轉(zhuǎn)點Vs是一個需考慮的問題。為了避免隨著控制電流的增大，控制管在電容放電過程中進(jìn)入線性區(qū)，導(dǎo)致壓控振蕩器的線性覆蓋頻率范圍減少，Vs的值應(yīng)盡可能的大。但是如果翻轉(zhuǎn)點Vs過高，會使電容放電時間變短，當(dāng)Vs接近Vdd時，三輸入與非門和反向器的延遲時間不再可以忽略，此時振蕩器的頻率調(diào)節(jié)范圍將大大減少。綜合以上兩方面，另外考慮到噪聲容限、速度、面積等因素，這里設(shè)計的三輸入與非門的翻轉(zhuǎn)點Vs為2．6V。
　　3 仿真結(jié)果與分析
　　根據(jù)以上分析，采用SMIC的0.35斗μmCMOS工藝模型進(jìn)行仿真，圖4為控制電壓為2V時VCO的X1端的輸出波形圖。另外，由于采用的是四級環(huán)形振蕩器結(jié)構(gòu)，可以方便的產(chǎn)生正交時鐘信號，其中X1端的輸出波形與X3端正交，X2端的輸出波形與X4端正交。圖5為當(dāng)VCO的控制電壓在0.9V~3.5V變化時輸出頻率的變化圖，從圖中可以看到VCO的頻率調(diào)節(jié)范圍達(dá)到2MHz~90MHz．在中心頻率46MHz附近有很好的調(diào)節(jié)線性度。當(dāng)控制電壓高于3V以后，頻率變化呈一定的非線性，這是因為隨著控制電壓的增大，在電容放電過程中，控制管會進(jìn)入線性區(qū)，導(dǎo)致控制電壓對電流源變化的影響減小。但由于本文設(shè)計的VCO應(yīng)用于DSP芯片的典型運(yùn)行頻率為40MHz，因此VCO在中心頻率附近的高線性度可完全滿足DSP時鐘系統(tǒng)的要求。
圖5 環(huán)形壓控振蕩器的電壓一頻率特性曲線
　　4 結(jié)論
　　本文設(shè)計了一種應(yīng)用于DSP內(nèi)嵌鎖相環(huán)的低功耗、高線性CM0S壓控環(huán)形振蕩器。電路采用四級延遲單元能方便的獲得正交輸出時鐘，每級采用RS觸發(fā)結(jié)構(gòu)來產(chǎn)生差分輸出信號，在有效降低靜態(tài)功耗的同時．具有較好的抗噪聲能力。在延遲單元的設(shè)計時。綜合考慮了電壓控制的頻率范圍以及調(diào)節(jié)線性度，選擇了合適的翻轉(zhuǎn)點。 仿真結(jié)果表明．電路叮實現(xiàn)2MHz至90MHz的頻率調(diào)節(jié)范圍，在中心頻率附近具有很高的調(diào)節(jié)線性度，可完全滿足DSP芯片時鐘系統(tǒng)的要求。
　　本文作者創(chuàng)新點：本文作者設(shè)計的CMOS壓控環(huán)形振蕩器電路采用四級延遲單元能方便的獲得正交輸出時鐘．每級采用RS觸發(fā)結(jié)構(gòu)來產(chǎn)生差分輸出信號，在有效降低靜態(tài)功耗的同時，具有較好的抗噪聲能力。在延遲單元的設(shè)計時。綜合考慮了電壓控制的頻率范圍以及調(diào)節(jié)線性度，選擇了合適的翻轉(zhuǎn)點。

作者：jsp

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