隨著轉(zhuǎn)換器分辨率和速度的提高，對(duì)于效率更高的數(shù)字端接口的需求也隨之增長。目前，模數(shù)轉(zhuǎn)換器（ADC）正經(jīng)歷從并行LVDS（低壓差分信號(hào)）和CMOS數(shù)字接口到串行接口（JESD204）的轉(zhuǎn)變。JESD204由JEDEC開發(fā)（http://www.jedec.org/，全稱是聯(lián)合電子設(shè)備工程委員會(huì)，歷史背景請(qǐng)參考http://www.jedec.org/about-jedec/jedec-history）。

JESD204接口可提供這種高效率，較之其前代產(chǎn)品在速度、尺寸和成本上更有優(yōu)勢(shì)。采用JESD204的設(shè)計(jì)擁有更快的接口帶來的好處，能與轉(zhuǎn)換器更快的采樣速率同步。此外，引腳數(shù)量的減少使得封裝尺寸更小且布線數(shù)量更少，這些都讓電路板更容易設(shè)計(jì)并且封裝和電路板設(shè)計(jì)的成本更低。

該標(biāo)準(zhǔn)可以方便地調(diào)整，以滿足未來的需求，正如它已經(jīng)歷了兩個(gè)版本的變化。自從2006年發(fā)布以來，JESD204標(biāo)準(zhǔn)經(jīng)過兩次更新，目前版本為B.

由于該標(biāo)準(zhǔn)已為轉(zhuǎn)換器供應(yīng)商和用戶所采納，它被細(xì)分并增加了新特性，提高了效率和實(shí)施的便利性。此標(biāo)準(zhǔn)即適用于模數(shù)轉(zhuǎn)換器（ADC）也適用于數(shù)模轉(zhuǎn)換器（DAC）；本文將集中探討其在模數(shù)轉(zhuǎn)換器中的應(yīng)用。

JESD204（2006）

2006年4月，JESD204最初版本發(fā)布。該版本描述了轉(zhuǎn)換器和接收器（通常是FPGA或ASIC）之間數(shù)Gb的串行數(shù)據(jù)鏈路。在最初版本中，串行數(shù)據(jù)鏈路被定義為一個(gè)或多個(gè)轉(zhuǎn)換器和接收器之間的單串行通道。

圖1給出了圖形說明。圖中的通道代表M個(gè)轉(zhuǎn)換器和接收器之間的物理接口，該接口由采用電流模式邏輯（CML）的互連差分對(duì)組成。所示鏈路是轉(zhuǎn)換器和接收器之間的串行數(shù)據(jù)鏈路。幀時(shí)鐘同時(shí)路由至轉(zhuǎn)換器和接收器，并為設(shè)備間的JESD204鏈路提供時(shí)鐘。

圖1：JESD204最初標(biāo)準(zhǔn)

通道數(shù)據(jù)速率定義為312.5 Mbps與3.125 Gbps之間，源阻抗與負(fù)載阻抗定義為100 ？±20%.差分電平定義為標(biāo)稱800 mV峰峰值、共模電平范圍從0.72 V至1.23 V.該鏈路利用8b/10b編碼，采用嵌入式時(shí)鐘，這樣便無需路由額外的時(shí)鐘線路，以及相關(guān)的高數(shù)據(jù)速率下傳輸?shù)臄?shù)據(jù)與額外的時(shí)鐘信號(hào)對(duì)齊的復(fù)雜性。

這種形式的串行數(shù)據(jù)傳輸能容忍走線之間較大的容差——就同步采樣并行LVDS和CMOS接口設(shè)計(jì)而言。此外，編碼是直流平衡的，確保采用時(shí)鐘和數(shù)據(jù)恢復(fù)（CDR）設(shè)計(jì)時(shí)極佳的轉(zhuǎn)換頻率。

當(dāng)指定鏈路對(duì)齊、維護(hù)和監(jiān)控時(shí)，該編碼還允許采用數(shù)據(jù)和控制特性。此標(biāo)準(zhǔn)規(guī)定了含有這些控制特性的訓(xùn)練模式，可讓通道在轉(zhuǎn)換器與接收器之間的鏈路上相互對(duì)齊。

鏈路質(zhì)量在接收器端受到監(jiān)控，而鏈路本身則由接收器基于某些JESD204標(biāo)準(zhǔn)規(guī)定的誤差閾值予以確定和降壓。當(dāng)擁護(hù)者意識(shí)到該標(biāo)準(zhǔn)有必要支持多個(gè)轉(zhuǎn)換器下的多路、對(duì)齊的串行通道，以滿足轉(zhuǎn)換器增長中的速度和分辨率時(shí)，便對(duì)標(biāo)準(zhǔn)進(jìn)行了修訂。

JESD204A （2008）

2008年4月，該標(biāo)準(zhǔn)第一版發(fā)布，稱為JESD204A.此修訂版增加了支持多個(gè)轉(zhuǎn)換器下的多路對(duì)齊串行通道的能力。此版本保留了最初版所支持的通道數(shù)據(jù)速率——即從312.5 Mbps至3.125 Gbps，另外還保留了幀時(shí)鐘。

增加了對(duì)多路對(duì)齊串行通道的支持，可讓高采樣速率和高分辨率的轉(zhuǎn)換器達(dá)到3.125 Gbps的最高支持?jǐn)?shù)據(jù)速率。圖2以圖形表示JESD204A版本中增加的功能，即支持多通道。

圖2：第一版——JESD204A

通過在標(biāo)準(zhǔn)中加入這些功能，便可支持采用更高采樣速率和/或分辨率的轉(zhuǎn)換器。例如，根據(jù)JESD204，采樣時(shí)鐘為250 MHz的14位模數(shù)轉(zhuǎn)換器，在單通道下通過單鏈路傳送可能需要5.0 Gbps的輸出數(shù)據(jù)速率。

然而，修訂后的JESD204A標(biāo)準(zhǔn)已支持多路對(duì)齊串行通道，轉(zhuǎn)換器采樣數(shù)據(jù)可映射到兩條對(duì)齊串行通道上。這樣便可將單條通道的數(shù)據(jù)速率降至2.5 Gbps，低于3.125 Gbps的最高支持?jǐn)?shù)據(jù)速率。

對(duì)于模數(shù)轉(zhuǎn)換器，當(dāng)接收到信號(hào)時(shí)，若要正確重建模擬域采樣信號(hào)，則關(guān)鍵是了解采樣信號(hào)和其數(shù)字表示之間的時(shí)序關(guān)系。雖然最初的JESD204標(biāo)準(zhǔn)和修訂后的JESD204A標(biāo)準(zhǔn)在性能上都比老的接口標(biāo)準(zhǔn)要高，它們依然缺少一個(gè)關(guān)鍵因素：鏈路上串行數(shù)據(jù)的確定延遲。

該時(shí)序關(guān)系受模數(shù)轉(zhuǎn)換器的延遲影響，定義為輸入信號(hào)采樣邊沿的時(shí)刻直至模數(shù)轉(zhuǎn)換器輸出數(shù)字表示這段時(shí)間內(nèi)的時(shí)鐘周期數(shù)。JESD204及JESD204A標(biāo)準(zhǔn)中沒有定義可確定性設(shè)置模數(shù)轉(zhuǎn)換器延遲和串行數(shù)字輸出的功能。另外，轉(zhuǎn)換器的速度和分辨率也不斷提升。這些因素導(dǎo)致了該標(biāo)準(zhǔn)的第二個(gè)版本——JESD204B.

JESD204B （2011）

2011年7月，第二版本標(biāo)準(zhǔn)發(fā)布，稱為JESD204B，即當(dāng)前版本。修訂后的標(biāo)準(zhǔn)中，其中一個(gè)重要方面就是加入了實(shí)現(xiàn)確定延遲的條款。另外，對(duì)數(shù)據(jù)速率的支持上升到了12.5 Gbps，并描述了設(shè)備的不同速度等級(jí)。

此修訂版標(biāo)準(zhǔn)使用設(shè)備時(shí)鐘作為主要時(shí)鐘源，而不是像之前版本那樣以幀時(shí)鐘作為主時(shí)鐘源。圖3表示JESD204B版本中的新增功能。

圖3：第二（當(dāng)前）版——JESD204B

在JESD204標(biāo)準(zhǔn)之前的兩個(gè)版本中，沒有確保通過接口的確定延遲相關(guān)的條款。JESD204B修訂版通過提供一種機(jī)制，確保兩個(gè)上電周期之間以及鏈路重新同步期間，延遲是可重現(xiàn)和確定性的。

該機(jī)制是這樣工作的：在定義明確的時(shí)刻使用SYNC~輸入信號(hào)，同時(shí)初始化所有通道中轉(zhuǎn)換器最初的通道對(duì)齊序列。此外，接收器必須將每條通道的數(shù)據(jù)進(jìn)行緩沖，用來處理串行數(shù)據(jù)通道上的偏斜?？墒褂梅Q為Rx緩沖延遲（RBD）的可編程周期數(shù)，在明確定義的時(shí)刻將緩沖數(shù)據(jù)同時(shí)釋放。

除了確定延遲，JESD204B支持的通道數(shù)據(jù)速率上升到12.5 Gbps，并將設(shè)備劃分為三個(gè)不同的速度等級(jí)：

第一速度等級(jí)與JESD204和JESD204A標(biāo)準(zhǔn)定義的通道數(shù)據(jù)速率相同，即通道數(shù)據(jù)電氣接口最高為3.125 Gbps.如前所述，這些數(shù)據(jù)速率的差分電平為標(biāo)稱800 mV峰峰值，共模電壓電平范圍為0.72 V至1.23 V（源阻抗和負(fù)載阻抗定義為100 ±20%）。

JESD204B的第二速度等級(jí)定義了通道數(shù)據(jù)速率最高為6.375 Gbps的電氣接口。該速度等級(jí)與第一速度等級(jí)相似，差分電平為標(biāo)稱800 mV峰峰值。共模電平范圍由于基于接收器給定的終端電壓而稍有不同，但總體與第一速度等級(jí)相似。源阻抗和負(fù)載阻抗相同，均定義為100 ±20%.

JESD204B的第三速度等級(jí)定義了通道數(shù)據(jù)速率最高為12.5 Gbps的電氣接口。該速度等級(jí)電氣接口要求的差分電平降低至標(biāo)稱400 mV峰峰值，與較低的兩個(gè)速度等級(jí)相比較而言，它將電平值有效地降低了兩倍。共模電平范圍與第二速度等級(jí)相似，由接收器指定的終端電壓決定。源阻抗和負(fù)載阻抗同樣定義為100 ±20%.

為提供更多的靈活性，JESD204B版本采用設(shè)備時(shí)鐘而非幀時(shí)鐘。在之前的JESD204和JESD204A版本中，幀時(shí)鐘是JESD204系統(tǒng)的絕對(duì)時(shí)間參照。幀時(shí)鐘和轉(zhuǎn)換器采樣時(shí)鐘通常是相同的。

這樣就沒有足夠的靈活性，而且當(dāng)要將此同樣的信號(hào)路由給多個(gè)設(shè)備并計(jì)數(shù)不同路由路徑之間的偏斜時(shí)，就會(huì)對(duì)系統(tǒng)設(shè)計(jì)產(chǎn)生不必要的復(fù)雜性。JESD204B中，采用設(shè)備時(shí)鐘作為JESD204系統(tǒng)每個(gè)元件的時(shí)間參照。每個(gè)轉(zhuǎn)換器和接收器分別接收由時(shí)鐘發(fā)生器電路產(chǎn)生的設(shè)備時(shí)鐘，該發(fā)生器電路負(fù)責(zé)從同一個(gè)源產(chǎn)生所有設(shè)備的時(shí)鐘。這讓系統(tǒng)設(shè)計(jì)更加靈活，但需為每個(gè)給定設(shè)備指定幀時(shí)鐘和設(shè)備時(shí)鐘之間的關(guān)系。

隨著轉(zhuǎn)換器速度和分辨率的提高，對(duì)于效率更高的數(shù)字接口的需求也隨之增長。JESD204串行數(shù)據(jù)接口標(biāo)準(zhǔn)的建立，是為了提供更優(yōu)秀和快速的方法，以便將數(shù)據(jù)從轉(zhuǎn)換器傳輸?shù)浇邮掌髟O(shè)備。

接口經(jīng)過兩個(gè)版本的改進(jìn)和實(shí)施，以適應(yīng)對(duì)更高速度和分辨率轉(zhuǎn)換器不斷增長的需求。每個(gè)修訂版都滿足了對(duì)于改進(jìn)其實(shí)施的要求，并允許標(biāo)準(zhǔn)演進(jìn)以適應(yīng)轉(zhuǎn)換器技術(shù)的改變及由此帶來的新需求。隨著系統(tǒng)設(shè)計(jì)越來越復(fù)雜，以及對(duì)轉(zhuǎn)換器性能要求的提高，JESD204標(biāo)準(zhǔn)有望進(jìn)一步調(diào)整和演進(jìn)，滿足新設(shè)計(jì)的需要。