EDA
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基于引腳間吸引力的時(shí)序建模：從歐式距離損失函數(shù)到GPU加速優(yōu)化
本文探討了電子設(shè)計(jì)自動(dòng)化（EDA）領(lǐng)域中基于引腳間吸引力的時(shí)序建模方法。首先介紹了歐式距離損失函數(shù)在時(shí)序建模中的應(yīng)用，隨后詳細(xì)闡述了如何利用GPU加速技術(shù)優(yōu)化時(shí)序建模過(guò)程，提高計(jì)算效率，并通過(guò)實(shí)際代碼示例展示了相關(guān)實(shí)現(xiàn)。
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脈沖神經(jīng)網(wǎng)（SNN）能耗攻擊與防護(hù)：DRAM位翻轉(zhuǎn)對(duì)邊緣計(jì)算設(shè)備的影響分析
隨著人工智能技術(shù)的飛速發(fā)展，脈沖神經(jīng)網(wǎng)絡(luò)（SNN）憑借其事件驅(qū)動(dòng)和高能效的特點(diǎn)，在能源受限的邊緣計(jì)算場(chǎng)景中展現(xiàn)出巨大潛力。然而，SNN在邊緣設(shè)備上的廣泛應(yīng)用也面臨著新的安全挑戰(zhàn)，其中基于DRAM位翻轉(zhuǎn)的能耗攻擊成為亟待解決的問(wèn)題。
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AI驅(qū)動(dòng)的時(shí)序關(guān)鍵路徑提取：南大團(tuán)隊(duì)GPU加速布局算法在百億晶體管設(shè)計(jì)中的實(shí)踐
在芯片設(shè)計(jì)領(lǐng)域，隨著晶體管數(shù)量呈指數(shù)級(jí)增長(zhǎng)，為百億量級(jí)晶體管設(shè)計(jì)最優(yōu)布局成為亟待解決的難題。傳統(tǒng)布局方法在精度與效率、局部與整體之間存在沖突，難以滿足現(xiàn)代芯片設(shè)計(jì)需求。南京大學(xué)人工智能學(xué)院LAMDA組錢超教授團(tuán)隊(duì)在電子設(shè)計(jì)自動(dòng)化（EDA）領(lǐng)域的突破性成果，為解決這一問(wèn)題提供了新思路。
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大語(yǔ)言模型端側(cè)部署的時(shí)空相似性加速框架：輕量級(jí)預(yù)測(cè)與流水化執(zhí)行
隨著大語(yǔ)言模型（LLM）在自然語(yǔ)言處理領(lǐng)域的廣泛應(yīng)用，將其部署到端側(cè)設(shè)備（如智能手機(jī)、物聯(lián)網(wǎng)設(shè)備等）成為研究熱點(diǎn)。然而，端側(cè)設(shè)備資源受限，如計(jì)算能力、內(nèi)存等，使得大語(yǔ)言模型的直接部署面臨巨大挑戰(zhàn)。為了解決這一問(wèn)題，本文提出一種基于時(shí)空相似性的加速框架，通過(guò)輕量級(jí)預(yù)測(cè)與流水化執(zhí)行，提高大語(yǔ)言模型在端側(cè)的運(yùn)行效率。
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視頻Transformer模型稀疏化加速：從算法冗余剪枝到硬件并行架構(gòu)設(shè)計(jì)
視頻Transformer模型在視頻理解、動(dòng)作識(shí)別等任務(wù)中展現(xiàn)出強(qiáng)大性能，然而其高計(jì)算復(fù)雜度和內(nèi)存消耗限制了實(shí)際應(yīng)用。為解決這一問(wèn)題，本文從算法和硬件層面出發(fā)，探討視頻Transformer模型的稀疏化加速方法，包括算法冗余剪枝和硬件并行架構(gòu)設(shè)計(jì)。
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基于莫頓編碼的點(diǎn)云神經(jīng)網(wǎng)絡(luò)混合精度量化：硬件加速器設(shè)計(jì)與能效提升實(shí)踐
本文探討基于莫頓編碼的點(diǎn)云神經(jīng)網(wǎng)絡(luò)混合精度量化技術(shù)，重點(diǎn)闡述其硬件加速器設(shè)計(jì)思路及能效提升實(shí)踐，為點(diǎn)云處理應(yīng)用提供高效解決方案。
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AI輔助的Chiplet設(shè)計(jì)：比昂芯科技BTD-Chiplet 2.0平臺(tái)的自動(dòng)化布線與多物理場(chǎng)仿真
隨著摩爾定律逼近物理極限，Chiplet（芯粒）技術(shù)通過(guò)將大型SoC（系統(tǒng)級(jí)芯片）解構(gòu)為可獨(dú)立制造的模塊化芯粒，成為延續(xù)半導(dǎo)體性能提升的關(guān)鍵路徑。然而，Chiplet設(shè)計(jì)面臨三大核心挑戰(zhàn)：異構(gòu)芯粒間的互連性能瓶頸、多物理場(chǎng)耦合效應(yīng)的精確建模，以及復(fù)雜架構(gòu)下的自動(dòng)化設(shè)計(jì)效率。比昂芯科技推出的BTD-Chiplet 2.0平臺(tái)，通過(guò)AI驅(qū)動(dòng)的自動(dòng)化布線算法與多物理場(chǎng)仿真引擎，為Chiplet設(shè)計(jì)提供了從架構(gòu)探索到物理實(shí)現(xiàn)的完整解決方案。
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電源 PCB 設(shè)計(jì)中阻抗不連續(xù)問(wèn)題的應(yīng)對(duì)策略
在電子技術(shù)飛速發(fā)展的今天，電源 PCB(印刷電路板)設(shè)計(jì)在各種電子設(shè)備中扮演著至關(guān)重要的角色。隨著信號(hào)頻率的不斷提高和電路復(fù)雜度的增加，阻抗匹配問(wèn)題成為影響電源 PCB 性能的關(guān)鍵因素之一。阻抗不連續(xù)現(xiàn)象的出現(xiàn)，會(huì)對(duì)電源信號(hào)的傳輸產(chǎn)生嚴(yán)重干擾，導(dǎo)致設(shè)備性能下降，甚至無(wú)法正常工作。因此，深入研究電源 PCB 設(shè)計(jì)中阻抗不連續(xù)的原因、影響及解決方法，具有重要的理論和實(shí)際意義。
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先進(jìn)工藝節(jié)點(diǎn)的可靠性建模：BTI/HCI效應(yīng)仿真與參數(shù)提取技術(shù)
隨著半導(dǎo)體工藝進(jìn)入7nm及以下先進(jìn)節(jié)點(diǎn)，器件尺寸的持續(xù)縮小導(dǎo)致可靠性問(wèn)題日益凸顯。其中，負(fù)偏壓溫度不穩(wěn)定性（Negative Bias Temperature Instability, BTI）和熱載流子注入（Hot Carrier Injection, HCI）效應(yīng)成為影響芯片長(zhǎng)期穩(wěn)定性的關(guān)鍵因素。傳統(tǒng)基于經(jīng)驗(yàn)?zāi)Ｐ偷目煽啃苑治龇椒ㄒ央y以滿足先進(jìn)工藝的精度需求，而基于物理機(jī)制的仿真與參數(shù)提取技術(shù)成為解決這一難題的核心路徑。本文從BTI/HCI效應(yīng)的物理機(jī)制出發(fā)，系統(tǒng)探討先進(jìn)工藝節(jié)點(diǎn)下的可靠性建模方法，并分析其技術(shù)挑戰(zhàn)與未來(lái)方向。
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RTL級(jí)時(shí)序時(shí)鐘門控優(yōu)化：英諾達(dá)ERPE工具的可達(dá)性分析與邏輯引擎實(shí)踐
隨著芯片設(shè)計(jì)復(fù)雜度的提升，時(shí)鐘網(wǎng)絡(luò)功耗已成為系統(tǒng)級(jí)功耗的重要組成部分。時(shí)鐘門控技術(shù)通過(guò)動(dòng)態(tài)關(guān)閉空閑模塊的時(shí)鐘信號(hào)，可顯著降低動(dòng)態(tài)功耗。然而，傳統(tǒng)時(shí)鐘門控優(yōu)化方法面臨兩大挑戰(zhàn)：一是如何精準(zhǔn)識(shí)別時(shí)鐘信號(hào)的可控性，二是如何在RTL級(jí)實(shí)現(xiàn)高效的邏輯優(yōu)化。英諾達(dá)（Innoveda）推出的ERPE（Efficient RTL Power Engine）工具，通過(guò)可達(dá)性分析與邏輯引擎的深度融合，為RTL級(jí)時(shí)序時(shí)鐘門控優(yōu)化提供了創(chuàng)新解決方案。
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大語(yǔ)言模型在RTL代碼生成中的應(yīng)用：從需求到可綜合代碼的自動(dòng)化路徑
隨著芯片設(shè)計(jì)復(fù)雜度的指數(shù)級(jí)增長(zhǎng)，傳統(tǒng)基于手工編寫的RTL（寄存器傳輸級(jí)）代碼開(kāi)發(fā)模式面臨效率瓶頸。大語(yǔ)言模型（LLM）憑借其強(qiáng)大的自然語(yǔ)言理解與代碼生成能力，為RTL代碼自動(dòng)化生成提供了全新路徑。本文從需求分析、架構(gòu)設(shè)計(jì)、代碼生成到驗(yàn)證優(yōu)化，系統(tǒng)探討LLM在RTL設(shè)計(jì)全流程中的應(yīng)用，并分析其技術(shù)挑戰(zhàn)與未來(lái)方向。
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基于深度學(xué)習(xí)的數(shù)字IC布局優(yōu)化：DREAMPlace 4.0的GPU加速實(shí)踐
隨著數(shù)字集成電路（IC）設(shè)計(jì)復(fù)雜度的指數(shù)級(jí)增長(zhǎng)，傳統(tǒng)布局工具在處理超大規(guī)模設(shè)計(jì)時(shí)面臨計(jì)算效率瓶頸。DREAMPlace作為基于深度學(xué)習(xí)的VLSI布局開(kāi)源項(xiàng)目，通過(guò)引入GPU加速技術(shù)，實(shí)現(xiàn)了全局布局與詳細(xì)布局階段超過(guò)30倍的速度提升。本文以DREAMPlace 4.0版本為核心，解析其GPU加速架構(gòu)設(shè)計(jì)、性能優(yōu)化策略及工程實(shí)踐。
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變頻器參數(shù)的電流環(huán)與速度環(huán)調(diào)節(jié)方法
變頻器作為調(diào)節(jié)電動(dòng)機(jī)轉(zhuǎn)速的關(guān)鍵設(shè)備，其電流環(huán)與速度環(huán)的調(diào)節(jié)對(duì)于電機(jī)穩(wěn)定、高效運(yùn)行至關(guān)重要。電流環(huán)作為內(nèi)環(huán)，負(fù)責(zé)快速調(diào)節(jié)電機(jī)電流;速度環(huán)作為外環(huán)，基于電流環(huán)進(jìn)一步控制電機(jī)轉(zhuǎn)速。將深入探討電流環(huán)與速度環(huán)的調(diào)節(jié)方法，分析兩者之間的相互作用，并給出具體調(diào)節(jié)步驟和注意事項(xiàng)，旨在幫助讀者更好地理解和應(yīng)用變頻器技術(shù)。
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電子電路中電阻損壞的特點(diǎn)與判別
在電子電路的世界里，電阻是最基礎(chǔ)且不可或缺的元件之一，它如同電路中的 “交通指揮員”，通過(guò)阻礙電流的流動(dòng)，實(shí)現(xiàn)對(duì)電壓、電流的精準(zhǔn)調(diào)控，保障各類電子設(shè)備的正常運(yùn)行。然而，在實(shí)際應(yīng)用中，電阻會(huì)因各種因素出現(xiàn)損壞，進(jìn)而影響整個(gè)電路的性能，甚至導(dǎo)致設(shè)備故障。深入了解電子電路中電阻損壞的特點(diǎn)，并掌握有效的判別方法，對(duì)于電子工程師、維修人員以及電子愛(ài)好者而言，都是一項(xiàng)至關(guān)重要的技能。
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差分線對(duì)在高速 PCB 設(shè)計(jì)中的優(yōu)勢(shì)
差分線對(duì)由兩根平行且緊密耦合的信號(hào)線組成，這兩根信號(hào)線傳輸?shù)男盘?hào)幅值相等、相位相反。在信號(hào)傳輸過(guò)程中，接收端通過(guò)檢測(cè)兩根信號(hào)線上的電壓差值來(lái)恢復(fù)原始信號(hào)。例如，當(dāng)一根信號(hào)線上的電壓為 +V 時(shí)，另一根信號(hào)線上的電壓則為 -V ，接收端通過(guò)計(jì)算兩者的差值(+V - (-V) = 2V)來(lái)獲取信號(hào)信息。這種傳輸方式使得差分線對(duì)能夠有效抑制共模干擾，因?yàn)楣材８蓴_在兩根信號(hào)線上產(chǎn)生的影響是相同的，在計(jì)算差值時(shí)會(huì)相互抵消，而差模信號(hào)(即需要傳輸?shù)挠杏眯盘?hào))則得以保留。
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