來源: rickyice"s bolgasic是極其重要的小型化技術(shù)，它有著低成本、高可靠性、高保密性等特點(diǎn)。隨著微電子技術(shù)的發(fā)展，asic的規(guī)模越來越大，加工工藝已進(jìn)入深亞微米，深亞微米技術(shù)的發(fā)展，集成電路（asic）的規(guī)模越來越大，集成千萬門的?舷低常⊿oc）已經(jīng)成為現(xiàn)實(shí)。由于soc難以置信的復(fù)雜性，soc的設(shè)計要求多種技術(shù)領(lǐng)域多方面的專業(yè)技術(shù)知識。從rtl級的設(shè)計描述到ip的內(nèi)嵌，從功能驗(yàn)證到dft，從模擬和混合信號（ams）仿真到深亞微的物理實(shí)現(xiàn)。無論是邏輯設(shè)計還是物理實(shí)現(xiàn)，soc設(shè)計均要求新的設(shè)計方法和設(shè)計手段，貫徹于整個設(shè)計過程中，以降低設(shè)計的風(fēng)險。隨著競爭的日益加劇，降低設(shè)計成本、盡快將產(chǎn)品推向市場比以前任何時期更重要。mentor graphics 提供功能強(qiáng)大的設(shè)計工具以及良好的技術(shù)服務(wù)和支持，幫助您解決最具挑戰(zhàn)性的最復(fù)雜的soc設(shè)計和驗(yàn)證所面臨的問題。

【設(shè)計仿真與驗(yàn)證工具】
modelsim ：hdl語言仿真器
是工業(yè)界最優(yōu)秀的語言仿真器，它提供最友好的調(diào)試環(huán)境，支持pc和unix平臺，是唯一的單一內(nèi)核支持vhdl和verilog混合仿真的仿真器。是作fpga、asic設(shè)計的rtl級和門級電路仿真的首選，它采用直接優(yōu)化的編譯技術(shù)、tcl/tk技術(shù)、和單一內(nèi)核仿真，編譯仿真速度業(yè)界最快，編譯的代碼與平臺無關(guān)，便于保護(hù)ip核，個性化的圖形界面和用戶接口，為用戶加快調(diào)錯提供強(qiáng)有力的手段。全面支持vhdl和verilog語言的ieee 標(biāo)準(zhǔn)，以及ieee vital 1076.4－95 標(biāo)準(zhǔn)，支持c語言功能調(diào)用, c的模型，基于swift的smartmodel邏輯模型和硬件模型。

主要特點(diǎn)：
→ 采用直接編譯結(jié)構(gòu)，編譯仿真速度最快；
→ 單一內(nèi)核無縫地進(jìn)行vhdl和verilog混合仿真；
→ 與機(jī)器和版本無關(guān)，便于數(shù)據(jù)移植和庫維護(hù)；
→ 與機(jī)器無關(guān)的編譯代碼編于保護(hù)和利用ip；
→ 簡單易用和豐富的圖形用戶界面，快速全面調(diào)試；
→ tcl/tk用戶可定制仿真器；
→ 完全支持vhdl/verilog國際標(biāo)準(zhǔn)；
→ 支持眾多的asic和fpga廠家?guī)欤?br>→ 集成的performance analyzer分析性能瓶頸，加速仿真；
→ 集成的code coverage提高整體的驗(yàn)證效率；
→ 與hdl designer series和leonardospectrum一起構(gòu)成完整的hdl asic/fpga設(shè)計流程。
【sst velocity 靜態(tài)時序分析工具】
sst velocity靜態(tài)時序分析工具在大規(guī)模asic的sign-off過程中扮演著不可或缺的重要角色。它使用的是基于節(jié)點(diǎn)的先進(jìn)專利算法，其獨(dú)有的增量分析功能改變了傳統(tǒng)的迭代調(diào)試過程：在時序參數(shù)改變的情況下，它只分析受到影響的設(shè)計單元，而不是整個設(shè)計，這在asic復(fù)雜性迅速上升的情況下非常重要。它無需繁瑣的設(shè)置就可以對多時鐘復(fù)雜系統(tǒng)進(jìn)行自動化分析，如：自動識別出多個時鐘域、自動檢測分析分頻時鐘和門控時鐘、自動檢測和刪除虛假路徑、精確的偏移計算等。sst velocity提供了非常友好的使用界面，易學(xué)易用，如： 通過圖形界面自動跟蹤丟失的分析信息的源泉；通過關(guān)聯(lián)的原理圖，層次圖和報告窗口快速調(diào)試時序錯誤 ； 可直接讀 入design compiler的文件和庫模型無縫集成到標(biāo)準(zhǔn)格式的網(wǎng)表（vhdl ，verilog和edif ， sdf）、使用tcl界面等。
主要特點(diǎn)：
→ 獨(dú)有的增量分析功能，可以大大減少驗(yàn)證調(diào)試時間；
→ 獨(dú)有的what-if分析可以快速的比較不同的設(shè)計理念，實(shí)現(xiàn)芯片性能最佳化；
→ 獨(dú)有的自動異步時鐘分析技術(shù)可以大大簡化多時鐘復(fù)雜系統(tǒng)的驗(yàn)證工作；
→ 易學(xué)易用，加速了設(shè)計驗(yàn)證的效率；
→ 開放的數(shù)據(jù)接口可以使sst velocity無縫集成到標(biāo)準(zhǔn)設(shè)計流程中；
→ 其性能隨電路規(guī)模僅呈線形增長，這完全可以滿足下一代設(shè)計的要求

【formalpro 高容量soc設(shè)計的形式驗(yàn)證工具】
隨著百萬門的soc和asic設(shè)計的復(fù)雜度越來越高，設(shè)計驗(yàn)證要求處理的速度和容量，復(fù)雜度迅速增加，并且要求具有強(qiáng)大的可調(diào)試能力。formalpro提供比仿真快的多的驗(yàn)證方式。它支持rtl和門級電路，可以在幾分鐘驗(yàn)證綜合，dft測試插入，時鐘樹綜合，和eco變化，而動態(tài)仿真則要數(shù)小時甚至幾天。不需要仿真向量即可使你充分驗(yàn)證設(shè)計，當(dāng)發(fā)現(xiàn)區(qū)別時，formalpro提供強(qiáng)有力的調(diào)試手段確定原因，自動對應(yīng)到相應(yīng)電路，大幅度縮短調(diào)試時間。
主要特點(diǎn)：
→ 比動態(tài)仿真快幾個數(shù)量級，縮短產(chǎn)品上市時間；
→ 高度的覆蓋率使您對設(shè)計充滿信心；
→ 標(biāo)準(zhǔn)的vhdl、verilog接口適應(yīng)任何設(shè)計；
→ 對門級電路不需要額外的庫；
→ 隨設(shè)計增大所需內(nèi)存只是線性增加可以驗(yàn)證千萬門設(shè)計；
→ 不需要重新劃分層次即可對整個設(shè)計驗(yàn)證；
→ 超強(qiáng)的調(diào)試能力，快速診斷設(shè)計差別并定位和圖形化顯示

【seamless cve: 軟/硬件協(xié)同驗(yàn)證環(huán)境】
seamless cve是mentor graphics推出的嵌入式系統(tǒng)軟/硬件協(xié)同驗(yàn)證解決方案。通常，嵌入式軟件的開發(fā)會滯后于硬件開發(fā)，特別是軟/硬件的集成調(diào)試，必須等到物理原型生產(chǎn)出來以后。所以無法在設(shè)計的早期發(fā)現(xiàn)軟/硬件接口之間的問題。一旦硬件原型有錯，修改后還