“一個蝴蝶可以刮起一陣風(fēng)，一個士兵可以開始一場戰(zhàn)爭”，那么一項偉大的發(fā)明呢？

1947年12月，美國貝爾實驗室的肖克萊、巴丁和布拉頓組成的研究小組，研制出一種點接觸型的鍺晶體管。于是乎，大名鼎鼎的、影響人類文明進程的晶體管就此誕生。1956年，這三人因發(fā)明晶體管同時榮獲諾貝爾物理學(xué)獎。

在晶體管誕生60多年后的今天，其體積幾乎縮小到了極限：貝爾實驗室1947年制造的第一個晶體管是手工打造的，而現(xiàn)在一個針頭的空間就能塞進去6000多萬個32nm晶體管(針頭直徑約1.5毫米)；如果百米飛人博爾特的步幅是32nm，那么完成一百米賽程需要跑31.25億步；32nm晶體管的柵極長度約為30nm，英文句點符號“.”的面積大約有0.1平方毫米，可以放進去400多萬個32nm晶體管；Intel 32nm技術(shù)的柵極高度是0.9nm，而報紙的平均厚度為0.1毫米，也就是說111111個柵極堆疊起來才有一張報紙厚。

所有數(shù)字都揭示著晶體管已經(jīng)“小”到令人嘆為觀止。但是凡事都有個極限，無限接近物質(zhì)的極限意味著晶體管已經(jīng)步入老年了嗎？

晶體管的前世今生
晶體管被認(rèn)為是現(xiàn)代歷史中最偉大的發(fā)明之一，在重要性方面可以與印刷術(shù)、汽車和電話等發(fā)明相提并論。晶體管的本名是半導(dǎo)體三極管，是內(nèi)部含有兩個PN結(jié)，外部通常為三個引出電極的半導(dǎo)體器件。它對電信號有放大和開關(guān)等作用，應(yīng)用十分廣泛。晶體管出現(xiàn)后，人們就能用一個小巧的、消耗功率低的電子器件，來代替體積大、功率消耗大的電子管了。

晶體管的發(fā)明為后來集成電路的問世吹響了沖鋒號。除了能夠很方便的儲存信息、發(fā)送信號，晶體管還具有當(dāng)初人們不曾料想的特性：它可持續(xù)縮小體積，這使得晶體管與電子產(chǎn)品可以穩(wěn)定地降價，且功能變得越來越好。這一理論最終成就了摩爾定律。

2006年2月英特爾正式推出45nm晶體管(圖1)。與65nm芯片相比，其密度提高2倍，達10億個晶體管，開關(guān)速度提高20%，功耗降低30%。這種45nm工藝采用了Cu互連、低k介質(zhì)，應(yīng)變硅和193nmArF光刻。

32nm晶體管則采用第二代高k金屬珊技術(shù)，即柵的長度為30nm左右，等價的柵極氧化物厚度僅為0.9nm，同時整體性能將有超過22%的提升。32nm SRAM 測試芯片最早出現(xiàn)在2007年9月，芯片尺寸可以從45nm的0.346μm2減小到0.171μm²。回顧Intel的晶體管技術(shù)發(fā)展歷程，Intel 每兩年即可將晶體管的尺寸縮小30～50%（圖2）。

摩爾定律是一個殘酷無情的 “監(jiān)工”，就在最新技術(shù)剛剛投入生產(chǎn)，人們認(rèn)為可以暫時停下腳步好好休息一下時，往往會愕然發(fā)現(xiàn)，下一代技術(shù)在兩年后就要按時推出，再過兩年又一代新技術(shù)……

IBM院士Stuart S.P. Parkin博士介紹說，有摩爾定律的指引，新器件的出現(xiàn)是必然的，它的進步速度在很大程度上取決于相關(guān)材料、設(shè)備的進展，當(dāng)然也和市場緊密相連。在晶體管的技術(shù)路線圖上，22nm節(jié)點之后的等比例縮小很可能需要在SOI或體硅晶圓上采用全耗盡CMOS結(jié)構(gòu)。也很可能會采用TSV 3-D互連和SiC應(yīng)力層。

向新器件結(jié)構(gòu)的轉(zhuǎn)換已經(jīng)啟動（圖3），在15 nm技術(shù)路線圖上，IBM和英特爾已經(jīng)確認(rèn)了全耗盡CMOS結(jié)構(gòu)，而一些其它的垂直晶體管結(jié)構(gòu)也得到了極大重視。部分耗盡或傳統(tǒng)的體硅晶體管變得愈加困難，為了獲得所需的短溝性能，需要全耗盡器件架構(gòu)——像finFET這樣的垂直器件或平面SOI——才可以完成對溝道的控制。

盡管普遍的觀點是全耗盡結(jié)構(gòu)會出現(xiàn)在15nm節(jié)點，但IBM已經(jīng)考慮22nm技術(shù)節(jié)點時，在其旗艦MPU工藝技術(shù)中采用全耗盡工藝。英特爾在22nm還將繼續(xù)采用體硅技術(shù)。英特爾將于2011年底推出采用22nm工藝的MPU。去年九月英特爾發(fā)布了帶有SRAM陣列和周邊邏輯電路的22nm測試芯片，其中每個存儲器陣列為364Mb，芯片共有290億個晶體管。該芯片采用了第三代后柵極高k/金屬柵工藝，也就是在柵極工藝的最后沉積柵介電層和金屬。
 
應(yīng)變硅如何“應(yīng)變”？
半導(dǎo)體工業(yè)縮小芯片的主要動機是：增加每一片晶圓上的芯片數(shù)目，從而降低成本；縮短載流子擴散路徑，從而提高芯片處理速度。但是，芯片小型化使工藝技術(shù)面臨著新的問題：散熱和量子隧道效應(yīng)的處理。一個新的思路就是尋找新的電子材料，基于硅材料的應(yīng)變硅技術(shù)由此誕生。

在2009年北京微電子論壇先進半導(dǎo)體工藝研討會上，中芯國際的技術(shù)處長吳漢明博士為大家展示了晶體管未來的走向，應(yīng)變硅技術(shù)是殺手锏之一。應(yīng)變硅是滿足65nm以下工藝要求的一種高端硅基新材料。應(yīng)變硅由在SiGe等原子距離較大的襯底上外延生長Si而成。該材料的制作原理之一是在鍺硅上外延硅，由于硅原子在鍺原子之間力的作用下發(fā)生了應(yīng)變，擴張了原子間距，因而這種材料被稱為“應(yīng)變硅”。當(dāng)硅晶格受到應(yīng)力產(chǎn)生應(yīng)變，可將傳輸載子的有效質(zhì)量縮小，遷移率及飽和速度均增加。因此在同樣組件尺寸下，若使用應(yīng)變硅技術(shù)作為載子的傳輸通道，因其電子與空穴的載子遷移率增加，可達到增加組件速度與驅(qū)動電流的目標(biāo)。

形成應(yīng)變的方式很多，可藉由制程工藝、材料上自然晶格常數(shù)的差異或是組件封裝等等方式來達成。應(yīng)變硅則可通過如下三種方法獲得：(1)工藝誘導(dǎo)法，通過晶體管周圍薄膜和結(jié)構(gòu)之間的應(yīng)力形成；(2)在器件通道下方嵌入Si-Ge層；(3)對整片晶圓進行處理。英特爾推出一種包含全硅化(FUSI)鎳電極的45nm節(jié)點技術(shù)，并將由FUSI生成的金屬與單軸應(yīng)變硅溝道相結(jié)合，硅化電極提高了電荷密度，應(yīng)變硅增強了載流子遷移率，從而使其性能比傳統(tǒng)的氮氧化硅-多晶硅柵電極提高20%，改進驅(qū)動電流20%。東芝推出一種合并兩種應(yīng)變硅形成的45nm節(jié)點工藝，它把雙應(yīng)力襯底和位于漏/源極區(qū)域的淀積Si-Ge相結(jié)合，避免將高k介電材料引入柵氧化物，仍繼續(xù)采用氮氧化物(SiON)。

總體來說，應(yīng)變硅技術(shù)對硅進行了拉伸，從而加速了電子在芯片內(nèi)的流動，不用進行小型化就可以提高性能和降低功耗。Stuart S.P. Parkin博士對應(yīng)變硅的前景表示樂觀，認(rèn)為如果與絕緣硅技術(shù)一起使用，應(yīng)變硅技術(shù)可以更大程度地提高性能并降低功耗。其未來挑戰(zhàn)在于如何了解并優(yōu)化各種不同來源應(yīng)力之間的相互作用。

新型晶體管FinFET：萬丈高樓平地起
“萬丈高樓平地起”，沒錯，晶體管也要“拔地而起”了。通過簡單地縮小垂直尺寸和水平尺寸來開發(fā)新一代晶體管技術(shù)的時代早已過時。Intel資深fellow Yan Borodovsky博士說：“摩爾定律毫無疑問仍將繼續(xù)，但找到兼顧性能與成本的最佳方案乃首要任務(wù)，取代 “傳統(tǒng)”形式的技術(shù)升級，現(xiàn)在必須開發(fā)新材料和新結(jié)構(gòu)，提供更小的尺寸，滿足人們對高密度、高性能和低能耗的要求。”

為了提高45nm晶體管電流密度、減小短溝道效應(yīng)和改善柵極控制，業(yè)界提出了多種新型晶體管結(jié)構(gòu)，如三柵極結(jié)構(gòu)、FinFET（鰭式場效晶體管，F(xiàn)in Field Effect Transistor）、Omega-FET和多柵極FET等。

平面器件不可能被無限微縮下去。如果采用FinFET，就好像打開了一扇新的門，可以通過集成垂直器件而提升晶體管密度。FinFET確實有進一步提高晶體管密度的潛力，IBM在2009年將其用于FinFET研究的晶圓數(shù)目增加了一倍。

FinFET是一種新的CMOS晶體管，被譽為22nm的革命性器件之一(圖5)。它的柵極長度已可小于25nm，未來預(yù)期可以進一步縮小至9nm，約是人類頭發(fā)寬度的1萬分之1。FinFET源自于目前傳統(tǒng)標(biāo)準(zhǔn)的晶體管—場效晶體管的一項創(chuàng)新設(shè)計。Stuart S.P. Parkin博士說，在傳統(tǒng)晶體管結(jié)構(gòu)中，控制電流通過的柵極，只能在柵極的一側(cè)控制電路的接通與斷開，屬于平面的架構(gòu)。在FinFET的架構(gòu)中，柵極成類似魚鰭的叉狀3D架構(gòu)，可于電路的兩側(cè)控制電路的接通與斷開。這種設(shè)計大幅改善電路控制并減少漏電流，還能大幅縮短晶體管的閘長(圖6)。

習(xí)慣是一種可怕的東西，往往會阻礙創(chuàng)新，“平面結(jié)構(gòu)”由于保持了人們習(xí)慣的設(shè)計風(fēng)格因而備受歡迎。但采用了FinFET，則必須把器件加起來使用。設(shè)計時不存在隨意的寬度，因此只能將其量化并增加指型溝道的數(shù)目。FinFET工藝非常困難是業(yè)界人士的共識。

對于光刻來說，要能夠克服側(cè)壁圖形轉(zhuǎn)移的問題；對于刻蝕來說，柵極刻蝕則是另一個挑戰(zhàn)。在指型結(jié)構(gòu)附近柵極會卷曲，使得柵極輪廓的表征非常困難。對那些可接受的晶體管性能來說，柵極需要盡量直。在平面結(jié)構(gòu)中，柵極在一個平面上，但在FinFET中，柵極在整個晶圓的表面與溝道高低交錯。這帶來一些根本性的問題，需要找到集成所有工藝完成整個器件的方法。由于垂直結(jié)構(gòu)帶來的光刻和刻蝕挑戰(zhàn)，大多數(shù)公司都對FinFET非常謹(jǐn)慎，從某種程度上來講，通過外延抬升源極/漏極的結(jié)構(gòu)本質(zhì)上已經(jīng)是一種垂直結(jié)構(gòu)了。

在2009年的IEDM上，采用FinFET技術(shù)實現(xiàn)0.06μm2或者0.039μm²單元面積的超微細(xì)SRAM亮相。但是，這些產(chǎn)品都利用了電子束直描技術(shù)，實用化方面還存在問題。美國IBM、美國GLOBALFOUNDRIES、東芝及NEC電子（現(xiàn)為瑞薩電子）組成的小組近期發(fā)布了以現(xiàn)有ArF光刻技術(shù)實現(xiàn)的0.063μm²超微細(xì)SRAM研究成果。通過采用Sidewall Image Transfe技術(shù)，實現(xiàn)了40nm的Fin間距，解決了基于FinFET的SRAM的另一課題——因使用多個Fin而導(dǎo)致面積增大的問題。同時，還實現(xiàn)了80nm這一全球最小的柵極間距。作為實現(xiàn)超微細(xì)SRAM的技術(shù)，這一成果給人FinFET更為出色的強烈印象。FinFET大展拳腳的時間點似乎更加明朗化。

SOI：CPU煮熟雞蛋將成為歷史
CPU熱到可以煮熟雞蛋的故事已成經(jīng)典，它說的正是芯片功耗過高的問題。曾有人預(yù)言，高功耗將導(dǎo)致摩爾定律提前終結(jié)。這并非危言聳聽。高功耗產(chǎn)生高溫度，提高了封裝成本，也產(chǎn)生了許多新的故障，加大了測試復(fù)雜度，提高了測試成本。高的芯片功耗產(chǎn)生很多負(fù)面影響，而為了保證摩爾定律，就要采用低功耗設(shè)計，這又反過來加大了設(shè)計復(fù)雜度。凡此種種都對摩爾定律產(chǎn)生了終結(jié)效應(yīng)。

Stuart S.P. Parkin博士說，絕緣硅（SOI，Silicon-On-Insulator）的出現(xiàn)主要是解決芯片的功耗問題，這是22nm節(jié)點晶體管的希望，當(dāng)然也是挑戰(zhàn)。該技術(shù)利用一層SiO₂絕緣薄膜，將各個晶體管與最底下的硅晶圓分開，而在常規(guī)的CMOS中，晶體管是直接與硅晶圓接觸的（圖7）。SiO₂薄膜層能有效的使電子從一個晶體管的門電路流到另一個晶體管的門電路，不會讓多余的電子滲漏到晶圓上。由于不會有電子滲漏而浪費電能，因此功耗更小。

通過在絕緣體上形成半導(dǎo)體薄膜，SOI材料具有了體硅所無法比擬的優(yōu)點：可以實現(xiàn)集成電路中元器件的介質(zhì)隔離，徹底消除了體硅CMOS電路中的寄生閂鎖效應(yīng)；采用這種材料制成的集成電路還具有寄生電容小、集成密度高、速度快、工藝簡單、短溝道效應(yīng)小及特別適用于低壓低功耗電路等優(yōu)勢。

據(jù)IBM公司的數(shù)據(jù)顯示，同類SOI芯片與CMOS芯片相比，SOI芯片的速度可以快20%～30%，而能耗為CMOS芯片能耗的一半或三成。采用SOI技術(shù)的45nm PMOS晶體管驅(qū)動電流增加30%。

在22nm節(jié)點，SOI晶圓上關(guān)鍵硅層的厚度是6.3nm，而15nm則更薄，約5nm。硅層是如此之薄，如果破壞了頂層的硅，那么根本沒有修復(fù)的余地。為了避免材料損傷，采用了原位摻雜而非注入工藝，這是因為原位摻雜是一項無損傷的工藝。

目前比較廣泛使用且比較有發(fā)展前途的SOI的材料主要有注氧隔離的SIMOX（Seperation by Implanted Oxygen）材料、硅片鍵合和反面腐蝕的BESOI（Bonding-Etchback SOI）材料和將鍵合與注入相結(jié)合的Smart Cut SOI材料。在這三種材料中，SIMOX適合于制作薄膜全耗盡超大規(guī)模集成電路，BESOI材料適合于制作部分耗盡集成電路，而Smart Cut材料則是非常有發(fā)展前景的SOI材料，它很有可能成為今后SOI材料的主流。

其實，晶體管一路走來的歷史，就是技術(shù)的不斷新陳代謝和市場訴求相輔相成的過程。當(dāng)整個產(chǎn)業(yè)鏈發(fā)展進入良性循環(huán)時，一切的發(fā)展進步都將會是順理成章的，好在這樣的趨勢正在發(fā)生。