隨著半導體制程不斷演變，電子設計自動化(EDA)也一直努力跟進。然而，盡管EDA工具不斷改良，但近期制程技術的發(fā)展仍然不斷創(chuàng)造新需求，例如從運算農莊(compute farm)轉移到運算牧場(compute ranch)的實體驗證需求。而運算時間仍然需要花費數(shù)小時甚至數(shù)天之久。大部份這些工具所使用的演算法和架構概念都是在1990年代所制定的(有些甚至在1980年代)，以至于無法滿足今天和未來的制程技術在執(zhí)行和可擴展性方面的需求。
65nm的晶片設計已接近2億個電晶體了。在40nm，電晶體管的數(shù)量增加至數(shù)億個，進一步對EDA工具提出了挑戰(zhàn)，特別是實體驗證工具。由于可擴展性對設計師而言是一個關鍵要求，因此，實體驗證工具必須能夠在合理的周轉時間內輕松地處理數(shù)十億個電晶體。
除了數(shù)據量，日益復雜的設計規(guī)則以及每一代全新的制程節(jié)點都帶來新的問題──在布局的實體驗證中經常導致過度或不足的檢查。例如，在28nm或40nm做布局驗證時，規(guī)則檢查必須在周圍背景環(huán)境中完成。根據相鄰的相同或不同層外形，在相同層上的相同外形設計準則可以有不同的值。具備環(huán)境敏感度的規(guī)則也需要對環(huán)境敏感的檢查功能。在1990年代，這些設計規(guī)則并不存在。但多年來EDA供應商不斷改進工具，在原先的架構上持續(xù)加入功能，以滿足設計驗證需求。圖1說明了實體驗證技術及工具的演進。
圖1：實體驗證工具的演變。
顯然，目前的設計規(guī)則檢查/布局與原理圖(DRC/LVS的)工具就像是一棟多層樓的大廈，需要進行大規(guī)模調整，以滿足新一代設計的需求。對這些工具的擁有來說，要在不帶來重大損害的情況下提供服務非常困難。對今天所使用的DRC/LVS工具而言也是如此。從‘扁平’到‘分層’式的處理流程，為生產力帶來了重大改進。而今天的先進制程技術，如具備環(huán)境敏感性的近接效應和金屬填充等也發(fā)揮了關鍵作用，階層式結構的個別實例必須各自進行分析。這又提出了一些重要問題：除了高度結構化的布局如記憶體，其他所有布局的階層式DRC處理的價值何在？當前的工具有能力處理28nm甚至更先進的制程技術嗎？
本文作者Vlad Marchuk 是PolytEDA軟體公司CTO暨創(chuàng)辦人。Marchuk在EDA產業(yè)擁有超過20年經驗。他是OTTO Software公司(2003年被CDN并購)的共同創(chuàng)辦人，曾開發(fā)出IC電路的實體驗證系統(tǒng)，并在Cadence和Electronics Workbench等公司任職。他1998年畢業(yè)于Kiev Polytechnic大學，獲CAD工程碩士學位。
編譯： Joy Teng
(參考原文： Major changes expected for physical verification tools as designs move into 28nm and below ，by Vlad Marchuk)
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