Tensilica公司宣布增加了其自動可配置處理器內核的設計方法學以面對90納米工藝下普通集成電路設計的挑戰(zhàn)。這些增加支持Cadence公司和Synosys公司的工具的最新能力，包括自動生成物理設計流程腳本，這些腳本可以大幅降低功耗，自動輸入用戶定義的功耗結構以及支持串繞分析。

“90納米設計代表了IC設計工程師所面臨的最重要的新挑戰(zhàn)，”Tensilica公司市場副總裁Steve Roddy指出，“通過針對同級別最佳（best-in-class）的設計工具進行的腳本開發(fā)的自動化，我們可以加速客戶設計的面市”。

迎接90納米的挑戰(zhàn)

90納米硅工藝的一個巨大挑戰(zhàn)是動態(tài)功耗上升的非常顯著。為此，Tensilica公司利用Synopsys公司的Power Compiler™的低功耗優(yōu)化能力，同時在Xtensa LX內核和所有設計者自定義的擴展功能中自動的插入精細度時鐘門控，從而降低動態(tài)功耗。

另一個90納米硅工藝帶來的挑戰(zhàn)是電源軌（power rails）上大幅度的電壓降(IR drop)。新的自動生成的Xtensa布線腳本可以自動的將設計者自定義的功耗結構輸入到布線工具中去。

互連線的寄生效應是第三個90納米硅工藝的挑戰(zhàn)。決定所有深亞微米技術的信號延遲的互連線，受到布線寄生效應的嚴重影響。所以，互連線模型的精確性是一個關鍵的輸入。新的可自動生成的Xtensa 處理器布線腳本也可以自動的將電氣參數(shù)從特定工具的工藝文件輸入到更好的寄生效應模型中。

串繞的避免和時鐘歪斜/插入是90納米工藝下關鍵的設計要求。Tensilica公司的新腳本能夠自動的支持Cadence公司用來做串繞分析的CeltIC工具。在Synopsys公司的Astro和Cadence公司SoC Encounter工具中的布圖布線工具中，Tensilica公司的新腳本通過使用“有用歪斜模式（useful skew modes）”來實現(xiàn)可達到的最大時鐘速率。

對新的Cadence和Synopsys工具的支持

Tensilica公司與Synopsys公司和Cadence公司密切合作以支持他們新一代90納米工藝下的設計工具。下表中Synopsys公司的 Galaxy™ Design Platform和Cadence公司的工具全部是Tensilica設計方法學支持的工具：

Tensilica可以自動生成Xtensa處理器內核的綜合和實現(xiàn)腳本，這些腳本可以自動的完成每個Xtensa V和Xtensa LX處理器內核的配置。它們完全了解Xtensa的層級結構，支持全部設計者自定義的TIE（Tensilica指令擴展）語言擴展。

自動化腳本甚至支持需要多個時鐘周期來執(zhí)行的定制指令。邏輯依賴性自動被分組，從而在時序優(yōu)化時，邏輯結構可以被重組。Tensilica采用從底至上（bottoms-up）的方法，并在頂層采取多路徑（multiple passes）來生成腳本，這些過程不需要用戶額外的修改，然而高級SoC設計者可以自由的修改和擴展這些腳本來滿足公司特定的物理設計規(guī)則要求或者目標。

Cadence公司的Encounter工具協(xié)助Tensilica公司利用自動生成的腳本改善了90納米的設計流程，增加了效率，” Cadence公司的負責Tensilica項目組的產品市場副總裁Eric Filseth說，“這將使我們雙方的客戶能夠更快更有效率的針對他們的應用來優(yōu)化基于Xtensa的設計?！?/SPAN>

“Tensilica認識到并與Synopsys公司合作致力于90納米技術帶來的挑戰(zhàn)，”Synopsys公司策略聯(lián)盟主管Lonne Fiance說，“將已被90納米技術驗證了的Synopsys公司的Galaxy設計平臺與Tensilica公司的自動生成的綜合和實現(xiàn)腳本相結合，為Tensilica公司的客戶提供了在前沿工藝下設計定制處理器的最快途徑?！?/SPAN>