逐次逼近型（SAR）ADC提供高分辨率、出色的精度和低功耗特性。一旦選定一款精密SARADC，系統(tǒng)設計師就必須確定獲得最佳結果所需的支持電路。需要考慮的三個主要方面是：模擬輸入信號與ADC接口的前端、基準電壓源和數字接口。本文將重點介紹前端設計的電路要求和權衡因素。關于其它方面的有用信息，包括具體器件和系統(tǒng)信息，請參閱數據手冊和本文的參考文獻。

前端包括兩個部分：驅動放大器和RC濾波器。放大器調節(jié)輸入信號，同時充當信號源與ADC輸入端之間的低阻抗緩沖器。RC濾波器限制到達ADC輸入端的帶外噪聲，幫助衰減ADC輸入端中開關電容的反沖影響。

為SARADC選擇合適的放大器和RC濾波器可能很困難，特別是當應用不同于ADC數據手冊的常規(guī)用途時。根據各種影響放大器和RC選擇的應用因素，我們提供了設計指南，可實現最佳解決方案。主要考慮因素包括：輸入頻率、吞吐速率和輸入復用。

選擇合適的RC濾波器

要選擇合適的RC濾波器，必須計算單通道或多路復用應用的RC帶寬，然后選擇R和C的值。

圖1顯示了一個典型的放大器、單極點RC濾波器和ADC.ADC輸入構成驅動電路的開關電容負載。其10MHz輸入帶寬意味著需要在寬帶寬內保證低噪聲以獲得良好的信噪比（SNR）。RC網絡限制輸入信號的帶寬，并降低放大器和上游電路饋入ADC的噪聲量。不過，帶寬限制過多會延長建立時間并使輸入信號失真。

圖1.典型放大器、RC濾波器和ADC

在建立ADC輸入和通過優(yōu)化帶寬限制噪聲時所需的最小RC值，可以由假設通過指數方式建立階躍輸入來計算。要計算階躍大小，需要知道輸入信號頻率、幅度和ADC轉換時間。轉換時間tCONV（圖2）是指容性DAC從輸入端斷開并執(zhí)行位判斷以產生數字代碼所需的時間。轉換時間結束時，保存前一樣本電荷的容性DAC切換回輸入端。此階躍變化代表輸入信號在這段時間的變化量。此階躍建立所需的時間稱為“反向建立時間”。

圖2.N位ADC的典型時序圖

在給定輸入頻率下，一個正弦波信號的最大不失真變化率可通過下式計算：

如果ADC的轉換速率大大超出最大輸入頻率，則轉換期間輸入電壓的最大變化量為：

這是容性DAC切換回采集模式時出現的最大電壓階躍。然后，DAC電容與外部電容的并聯組合會衰減此階躍。因此，外部電容必須相對較大，達到幾nF。此分析假設輸入開關導通電阻的影響可忽略不計?，F在需要建立的階躍大小為：

接下來計算在ADC采集階段，ADC輸入建立至½LSB的時間常數。假設階躍輸入以指數方式建立，則所需RC時間常數τ為：

其中，t_ACQ為采集時間，N_TC為建立所需的時間常數數目。所需的時間常數數目可以通過計算階躍大小V_STEP,與建立誤差（本例為½LSB）之比的自然對數來獲得：

因此，

將上式代入前面的公式可得：

等效RC帶寬=

示例：借助RC帶寬計算公式，選擇16位ADCAD7980（如圖3所示），其轉換時間為710ns，吞吐速率為1MSPS，采用5V基準電壓。最大目標輸入頻率為100kHz。計算此頻率時的最大階躍：

然后，外部電容的電荷會衰減此階躍。使用27pF的DAC電容并假設外部電容為2.7nF，則衰減系數約為101。將這些值代入V_STEP計算公式：

接下來計算建立至½LSB（16位、5V基準電壓）的時間常數數目：

采集時間為：

計算τ：

因此，帶寬為3.11MHz，R_EXT為18.9?。

圖3.采用16位1MSPSADCAD7980的RC濾波器

最小帶寬、吞吐速率和輸入頻率之間的這種關系說明：輸入頻率越高，則要求RC帶寬越高。同樣，吞吐速率越高，則采集時間越短，從而提高RC帶寬。采集時間對所需帶寬的影響最大；如果采集時間加倍（降低吞吐速率），所需帶寬將減半。此簡化分析未包括二階電荷反沖效應，它在低頻時變成主要影響因素。輸入頻率非常低時（<10kHz，包括DC），容性DAC上建立的始終是大約100mV的電壓階躍。此數值應作為上述分析的最小電壓階躍。

多路復用輸入信號很少是連續(xù)的，通常由不同通道切換產生的大階躍組成。最差情況下，一個通道處于負滿量程，而下一個通道則處于正滿量程（見圖4）。這種情況下，當多路復用器切換通道時，階躍大小將是ADC的滿量程，對于上例而言是5V。

圖4.多路復用設置

在上例中使用多路復用輸入時，線性響應所需的濾波器帶寬將提高到3.93MHz（此時階躍大小為5V，而非單通道時的1.115V）。假設條件如下：多路復用器在轉換開始后不久即切換（圖5），放大器和RC正向建立時間足以使輸入電容在采集開始前穩(wěn)定下來。

圖5.多路復用時序

對于計算得到的RC帶寬，可以利用表1進行檢查。從表中可知，要使?jié)M量程階躍建立至16位，需要11個時間常數（如表1）。對于計算的RC，濾波器的正向建立時間為11×40.49ns=445ns，遠少于轉換時間710ns。正向建立不需要全部發(fā)生在轉換期間（容性DAC切換到輸入端之前），但正向和反向建立時間之和不應超過所需的吞吐速率。對于低頻輸入，信號的變化率低得多，因此正向建立并不十分重要。


計算出濾波器近似帶寬后，就可以分別選擇REXT和CEXT的值。上述計算假設CEXT=2.7nF，這是數據手冊所示應用電路的典型值。如果選擇較大的電容，則當容性DAC切換回輸入端時，對反沖的衰減幅度會更大。然而，電容越大，驅動放大器就越有可能變得不穩(wěn)定，特別是給定帶寬下REXT值較小時。如果REXT值太小，放大器相位裕量會降低，可能導致放大器輸出發(fā)生響鈴振蕩或變得不穩(wěn)定。對于串聯REXT較小的負載，應采用低輸出阻抗的放大器來驅動?？梢岳肦C組合和放大器的波特圖執(zhí)行穩(wěn)定性分析，以便驗證相位裕量是否充足。最好選擇1nF至3nF的電容值和合理的電阻值，以使驅動放大器保持穩(wěn)定。此外務必使用低電壓系數的電容，如NP0型，以保持低失真。

REXT的值必須能使失真水平保持在要求的范圍以內。圖6顯示了驅動電路電阻對失真的影響與AD7690輸入頻率的函數關系。失真隨著輸入頻率和源電阻的提高而提高。導致這種失真的原因主要是容性DAC提供的阻抗的非線性特性。

圖6.源電阻對THD的影響與輸入頻率的關系

低輸入頻率(<10kHz)可以支持較大的串聯電阻值。失真還與輸入信號幅度有關；對于同一失真水平，較低的幅度可以支持較高的電阻值。計算上例中的REXT：τ=51.16ns，假設CEXT為2.7nF，得到電阻值為18.9Ω。這些值接近ADI數據手冊應用部分給出的常見值。

此處計算的標稱RC值是有用的指南，但不是最終解決方案。選擇REXT與CEXT之間的適當平衡點，需要了解輸入頻率范圍、放大器可以驅動多大的電容以及可接受的失真水平。為了優(yōu)化RC值，必須利用實際的硬件進行試驗，從而實現最佳性能。

選擇合適的放大器

在上一部分中，我們根據輸入信號和ADC吞吐速率，計算了適合ADC輸入的RC帶寬。接下來必須利用此信息選擇合適的ADC驅動放大器。需要考慮如下方面：

放大器大小信號帶寬

●建立時間

●放大器噪聲特性以及對系統(tǒng)噪聲的影響

●失真

●失真對于電源軌的裕量要求

該數據手冊通常會給出放大器的小信號帶寬。但是，根據輸入信號的類型，大信號帶寬可能更重要，尤其是高輸入頻率（>100kHz）或多路復用應用（因為電壓擺幅較大），而且輸入信號的正向建立更加關鍵。例如，ADA4841-1的小信號帶寬為80MHz（20mVp-p信號），但大信號帶寬僅3MHz（2Vp-p信號）。上例采用AD7980，計算的RC帶寬為3.11MHz.對于較低的輸入頻率，ADA4841-1是很好的選擇，因為其80MHz小信號帶寬對于反向建立而言綽綽有余，但在多路復用應用中則有困難，因為對于大信號擺幅，此時的RC帶寬要求提高到3.93MHz.這種情況下，更合適的放大器是ADA4897-1，它具有30MHz的大信號帶寬。一般而言，放大器的小/大信號帶寬至少應比RC帶寬大兩三倍，具體取決于是以反向建立還是正向建立為主。如果要求放大器級提供電壓增益（這會降低可用帶寬），更適用這條原則，甚至可能需要帶寬更寬的放大器。

看待正向建立要求的另一種方式是查看放大器的建立時間特性，它通常是指建立到額定階躍大小某一百分比所需的時間。對于16位到18位性能，通常要求建立到0.001%，但大多數放大器僅指定不同階躍大小的0.1%或0.01%建立時間。因此，為了確定建立特性是否支持ADC吞吐速率，需要對這些數值進行折中。ADA4841-1針對8V階躍給出的0.01%建立時間為1μs.在驅動1MSPS（1μs周期）AD7980的多路復用應用中，它將無法使?jié)M量程階躍的輸入及時建立，但如果降低吞吐速率，例如500kSPS可能是可行的。

RC帶寬對于確定放大器的最大容許噪聲量十分重要。放大器噪聲一般通過低頻1/f噪聲（0.1Hz至10Hz）和高頻時的寬帶噪聲譜密度（圖7所示噪聲曲線的平坦部分）來規(guī)定。

圖7.ADA4084-2電壓噪聲與頻率的關系

折合到ADC輸入端的總噪聲可以按照如下方法計算。首先，計算放大器寬帶頻譜密度在RC帶寬上的噪聲。


放大器需要考慮的另一個重要特性是特定輸入頻率時的失真。通常，為獲得最佳性能，16位ADC需要大約100dB的總諧波失真(THD)，18位ADC需要大約110dB。圖8顯示對于2Vp-p輸入信號，ADA4841-1的典型失真與頻率的關系圖。

圖8.ADA4841-1的失真與頻率的關系

圖中顯示的不是總諧波失真，而是一般最為重要的二次和三次諧波成分。ADA4841-1的噪聲非常小，失真特性優(yōu)異，足以驅動18位ADC到大約30kHz。當輸入頻率接近100kHz或更高時，失真性能開始下降。為在高頻時實現低失真，需要使用功耗更高、帶寬更寬的放大器。較大的信號也會降低性能。對于0V至5V的ADC輸入，失真性能信號范圍將提高到5Vp-p。從圖8所示的失真圖可看出，這將產生不同的性能，因此放大器可能需要測試，以確保它滿足要求。圖9比較了多個輸出電壓水平的失真性能。

圖9.不同輸出電壓水平下失真與頻率的關系

裕量，即放大器最大實際輸入/輸出擺幅與正負電軌之差，也可能影響THD.放大器可能具有軌到軌輸入和/或輸出，或者要求最高1V甚至更大的裕量。即便是軌到軌輸入/輸出，如果工作信號電平接近放大器的供電軌，也將難以獲得良好的失真性能。因此，最好應選擇讓最大輸入/輸出信號遠離供電軌的電源電平。考慮一個0V至5V輸入范圍的ADC，采用ADA4841-1放大器驅動，需要將ADC的范圍提高到最大。該放大器具有軌到軌輸出，對輸入有1V的裕量要求。如果用作單位增益放大器，則至少需要1V的輸入裕量，正電源至少必須是6V.輸出為軌到軌，但仍然只能驅動到地或正供電軌的大約25mV范圍內，因而需要一個負供電軌，以便一直驅動到地。為了給失真性能留有一定的裕量，負供電軌可以是–1V.

如果允許降低ADC輸入范圍，從而喪失一定的SNR，則可以消除負電源。例如，如果ADC的輸入范圍降為0.5V至5V，此10%損失將導致SNR降低大約1dB.然而，這樣就可以將負供電軌接地，從而消除用以產生負電源的電路，降低功耗和成本。

因此，選擇放大器時，務必考慮輸入和輸出信號范圍要求，以便確定所需的電源電壓。本例中，額定工作電壓為5V的放大器不能滿足要求；但ADA4841-1的額定電壓高達12V，所以使用較高的電源電壓將能實現出色的性能，并提供充足的電源裕量。

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