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  • 附加傳輸零點的層疊式LTCC帶通濾波器設(shè)計

    利用Ansoft Designer和Ansoft Hfss軟件，協(xié)同設(shè)計帶有兩個傳輸零點的LTCC層疊式帶通濾波器。濾波器采用集總電容C和集總電感L實現(xiàn)，其尺寸20 mm×8 mm×1．2 mm。通過在各諧振單元之間引入耦合，濾波器在阻帶低端和高端共產(chǎn)生兩個傳輸零點，從而有效提高了濾波器帶外衰減特性。實際測試表明濾波器通頻帶內(nèi)插損小于2 dB，回波損耗大于20 dB，測試結(jié)果與仿真結(jié)果有很好的吻合。

  • H．264解碼器中CAVLC碼表查找算法的分析與優(yōu)化

    針對H．264解碼器的參考模型JM對CAVLC算法的查表部分進行分析，并提出了改進的算法。其中提出了三種改進的算法，分別為分組子表法、二叉樹法和二叉樹子表混合法。通過上述三種方法的優(yōu)化，使查表過程中可以避免對這個碼表進行查找，節(jié)省了查表時間，提高了查表速度。

  • 基于PSO的FIR數(shù)字濾波器設(shè)計

    有限沖激響應(yīng)(FIR)數(shù)字濾波器的設(shè)計實質(zhì)是一個多參數(shù)優(yōu)化的問題，而傳統(tǒng)的一些優(yōu)化設(shè)計方法，如遺傳算法、神經(jīng)網(wǎng)絡(luò)法等，存在算法復(fù)雜，收斂速度慢，效果不明顯等缺點。提出一種改進粒子群優(yōu)化算法(IMPSO)的FIR數(shù)字濾波器設(shè)計。該方法首先根據(jù)粒子聚合度情況引入變異思想，克服PSO算法容易早熟的毛病，對算法進行改進，然后利用改進的IMPSO搜索濾波器參數(shù)的最優(yōu)解，對FIR濾波器進行優(yōu)化設(shè)計。實例設(shè)計FIR數(shù)字低通、帶通濾波器，仿真結(jié)果表明，該方法具有算法簡單，收斂速度快，魯棒性好等優(yōu)點。

  • 拉普拉斯算子的FPGA實現(xiàn)方法

    為了能快速實現(xiàn)Laplacian算子高頻增強功能，通過理論研究設(shè)計出該算子實現(xiàn)的硬件結(jié)構(gòu)。提出一種調(diào)用仿真軟件中宏功能塊快速實現(xiàn)算法的硬件實現(xiàn)模式。詳細介紹使用QuattusⅡ中Megafunctions宏功能模塊庫實現(xiàn)3×3模板Laplacian算子的過程。通過實驗結(jié)果表明，用該方法實現(xiàn)的算子能夠取得良好的濾波效果，且設(shè)計方便、有效，為相似功能模塊的設(shè)計提供了新思路。

  • 基于DSP Builder的Chirp信號源設(shè)計

    設(shè)計分析了Chirp函數(shù)在時域和頻域內(nèi)的一般特點和解析公式。提出首先在Altera DSP開發(fā)工具DSP Builder中實現(xiàn)直接數(shù)字合成器(DDS)模塊，根據(jù)Chirp函數(shù)特定的輸入／輸出(線性和非線性)關(guān)系，計算出當(dāng)前輸入字與輸出頻率的對應(yīng)關(guān)系；然后設(shè)計控制字子模塊產(chǎn)生DDS模塊的頻率控制字，驅(qū)動DDS產(chǎn)生不同的輸出頻率，通過在Matlab的Simu-link環(huán)境下的仿真驗證，得出不同時刻輸出的頻譜圖，驗證了該設(shè)計能很好地實現(xiàn)Chirp信號源。

  • 基于DDS技術(shù)的雜散分析及抑制方法

    頻率合成技術(shù)起源于二十世紀30年代，當(dāng)時所采用的頻率合成方法是直接頻率合成。它是利用混頻、倍頻、分頻的方法由參考源頻率經(jīng)過加、減、乘、除運算，直接組合出所需要的的頻率。它的優(yōu)點是捷變速度快，相位噪

  • RTEMS管理機制與USB驅(qū)動程序設(shè)計

    介紹RTEMS實時操作系統(tǒng)和USB協(xié)議，分析RTEMS系統(tǒng)的設(shè)備管理機制，詳細描述RTEMS操作系統(tǒng)下的USB設(shè)備驅(qū)動程序的設(shè)計與實現(xiàn)。該設(shè)計根據(jù)USB的特點，通過合理的層次劃分，將驅(qū)動程序分為硬件抽象層和設(shè)備類驅(qū)動層，在硬件抽象層完成對USB設(shè)備控制器的操作，在設(shè)備類驅(qū)動層實現(xiàn)對各類USB設(shè)備命令的處理，保證了驅(qū)動程序易于移植和擴展。按照RTEMS的設(shè)備管理機制，為在RTEMS上運行的任務(wù)提供了標(biāo)準(zhǔn)I／0系統(tǒng)調(diào)用。

  • Cache結(jié)構(gòu)的低功耗可重構(gòu)技術(shù)研究

    在分析Cache性能的基礎(chǔ)上介紹了當(dāng)前低功耗Cache的設(shè)計方法，提出了一種可重構(gòu)Cache模型和動態(tài)可重構(gòu)算法。Cache模型能夠在程序運行過程中改變相聯(lián)度和大小，動態(tài)可重構(gòu)算法能夠在運行時針對不同的應(yīng)用程序?qū)芍貥?gòu)Cache進行配置。通過對Cache的動態(tài)配置，不僅可以提高Cache命中率，還能夠有效降低處理器的功耗。

  • 基于SOA的網(wǎng)卡銀行客戶評估系統(tǒng)研究與實現(xiàn)

    針對當(dāng)前網(wǎng)上銀行個人客戶分布中存在著明顯的“二八”效應(yīng)，提出基于Ajax的網(wǎng)上銀行客戶評估系統(tǒng)，從交互性、性能等角度探討SOA和Ajax技術(shù)，并結(jié)合SOA和Ajax實現(xiàn)集數(shù)據(jù)采集、模型建立、模型評估與高端客戶預(yù)測的網(wǎng)上銀行客戶評估系統(tǒng)。該系統(tǒng)基于B／S結(jié)構(gòu)，解決了網(wǎng)上銀行個人客戶分布存在的“二八”效應(yīng)，提高了Web系統(tǒng)數(shù)據(jù)響應(yīng)時間和數(shù)據(jù)傳輸效率，實現(xiàn)了跨平臺操作，并減輕了服務(wù)器端的負擔(dān)，且通過實踐驗證了系統(tǒng)的有效性。

  • 基于數(shù)據(jù)挖掘的入侵檢測系統(tǒng)的改進與實現(xiàn)

    針對已有Apriori算法存在的問題，設(shè)計新的基于引用作用度的Apriori_lift算法，從而提高關(guān)聯(lián)規(guī)則的挖掘性能。通過實驗仿真，結(jié)果表明Apriori_lift算法在挖掘結(jié)果方面明顯優(yōu)于Aprio ri算法。應(yīng)用Apriori_lift算法對現(xiàn)有的基于數(shù)據(jù)挖掘的入侵檢測系統(tǒng)進行改進。改進后的系統(tǒng)在挖掘網(wǎng)絡(luò)數(shù)據(jù)包方面可以有效地發(fā)現(xiàn)數(shù)據(jù)包中各屬性之間的相關(guān)性，利用這一特點并結(jié)合協(xié)議分析、入侵分析等技術(shù)，可以通過挖掘結(jié)果中的規(guī)則去準(zhǔn)確而高效地鎖定攻擊者，從提高了系統(tǒng)檢測性能。

  • 基于DSP無線抄表系統(tǒng)設(shè)計

    為實現(xiàn)短距離無線抄表，以DSP2812為控制核心，采用先進的電能采集芯片CS5460A，對電壓、電流、功率等進行測量和計算。同時采用無線收發(fā)模塊nRF2401A對數(shù)據(jù)進行無線收發(fā)，在微處理器的控制下對數(shù)據(jù)進行處理后向上級系統(tǒng)發(fā)送，實現(xiàn)了采集終端和控制終端之間的短距離無線通信。采用DS1302作為系統(tǒng)時鐘芯片，為系統(tǒng)采集電能提供了準(zhǔn)確的時間信息。

  • Sobel邊緣檢測的FPGA實現(xiàn)

    為了采用FPGA來實時實現(xiàn)Sobel邊緣檢測，設(shè)計者往往自己編寫代碼。在此介紹基于QuartusⅡ提供的參數(shù)可設(shè)置宏功能模塊，實現(xiàn)Sobel邊緣檢測的新方案。該方案獲得了比用戶編寫的代碼更優(yōu)的綜合和實現(xiàn)結(jié)果，節(jié)省了寶貴的設(shè)計時間，并且獲得了很好的邊緣檢測效果。

  • 優(yōu)化無線基站中功率放大器的性能與效率

    隨著需要在有限的無線頻譜上承載日益增加的數(shù)據(jù)流量，無論是用戶還是數(shù)字內(nèi)容的快速增長都為無線基礎(chǔ)局端承受著巨大的壓力。滿足上述需求將產(chǎn)生高能耗，進而導(dǎo)致基站系統(tǒng)的購置成本及其運行費用攀升。將無線信號從

  • 時間觸發(fā)模式下的ProtothreadS設(shè)計應(yīng)用

    Protothrcads是一種無需堆棧的極輕量級線程。本文旨在討論Protothrcads在時間觸發(fā)模式系統(tǒng)中所能發(fā)揮的優(yōu)勢。以一個具體例子為依據(jù)，詳細介紹了如何使用經(jīng)過改進之后的Protothrcads構(gòu)建一個多任務(wù)調(diào)度器，并使之順利應(yīng)用于時間觸發(fā)模式的系統(tǒng)中。

  • 基于FPGA的DDS信號發(fā)生器設(shè)計

    介紹基于DDS的信號發(fā)生器工作原理和設(shè)計過程，并對關(guān)鍵模塊及外圍電路進行了仿真和誤差分析。經(jīng)功能驗證和分析測試，達到了預(yù)定的各項技術(shù)指標(biāo)。旨在建立一種以FPGA為核心，功能可裁剪、波形任意調(diào)整的高性能信號發(fā)生器設(shè)計方法。采用該設(shè)計法將有效地降低開發(fā)成本，提高設(shè)計效率，并具有一定的工程指導(dǎo)意義和實用價值。

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