光纖通信具有高速、大容量、長(zhǎng)距離、低損耗、強(qiáng)抗干擾能力等特點(diǎn)，適合多種綜合數(shù)據(jù)業(yè)務(wù)，是未來(lái)寬帶網(wǎng)絡(luò)的發(fā)展方向。我國(guó)的信息化建設(shè)正處于大發(fā)展時(shí)期，對(duì)光纖、光纜、高速光電器件及光傳輸設(shè)備的需求量很大，市場(chǎng)前景廣闊，國(guó)內(nèi)已建的2.5 Gbit／s(STM-16)SDH骨干網(wǎng)已經(jīng)不能滿足爆炸增長(zhǎng)的信息需求，10 Gbit／s(STM-64)光傳輸系統(tǒng)成為我國(guó)近期產(chǎn)業(yè)化的重點(diǎn)。為了提高信道利用率，使多個(gè)信號(hào)沿同一信道傳輸而互相不干擾，高速?gòu)?fù)接器的設(shè)計(jì)對(duì)于高速光纖傳輸系統(tǒng)的實(shí)現(xiàn)至關(guān)重要。復(fù)接器的速度是影響整個(gè)光纖傳輸系統(tǒng)速度的一個(gè)關(guān)鍵因素。在10Gbit／s速率以上，復(fù)接電路涉及到一系列高速電路，在電路設(shè)計(jì)、測(cè)試、封裝等方面都有很大的挑戰(zhàn)性。

CMOS工藝具有價(jià)格便宜、集成度高、功耗低的特點(diǎn)。隨著CMOS工藝的發(fā)展，器件特征頻率大幅提高，采用CMOS工藝實(shí)現(xiàn)超高速集成電路成為可能。本文給出了使用CMOS工藝設(shè)計(jì)的單片集成超高速4：1復(fù)接器。

1 系統(tǒng)結(jié)構(gòu)

復(fù)接器有串行、并行、和樹(shù)形3種基本結(jié)構(gòu)。N：1串行結(jié)構(gòu)復(fù)接器結(jié)構(gòu)簡(jiǎn)單，容易實(shí)現(xiàn)，但是工作在高速狀態(tài)的器件多，它的速度受到了限制。由于需要大電流來(lái)支持高速度，所以串行結(jié)構(gòu)的電路功耗較大。N：1并行結(jié)構(gòu)復(fù)接器需要N個(gè)不同相位的時(shí)鐘，N個(gè)相位準(zhǔn)確的時(shí)鐘的產(chǎn)生難度高，對(duì)于N≥4的高階復(fù)接器，因?yàn)榛蜷T的扇入系數(shù)大，導(dǎo)致或門速度降低，所以工作速率的大幅度提高比較困難。樹(shù)形結(jié)構(gòu)復(fù)接器中工作在最高速率的電路只有最后一級(jí)2：1復(fù)接器和第1級(jí)分頻器，其他電路均工作在較低速狀態(tài)，所以功耗比較小。但電路規(guī)模在3種結(jié)構(gòu)的電路中最大。樹(shù)形結(jié)構(gòu)復(fù)接器的速度取決于最后一級(jí)2：1復(fù)接器的速度，所以通過(guò)優(yōu)化最后一級(jí)2：1復(fù)接器的電路參數(shù)可以獲得很高的比特率。本次設(shè)計(jì)選用樹(shù)形結(jié)構(gòu)，系統(tǒng)結(jié)構(gòu)圖如圖1所示。

圖1中樹(shù)形結(jié)構(gòu)的4：1復(fù)接器是由3個(gè)2：1高速?gòu)?fù)接器級(jí)聯(lián)而成，結(jié)構(gòu)如圖2所示。

主要模塊包括MS-FF(主-從D觸發(fā)器)、MSM-FF(主-從-主D觸發(fā)器)、2：1選擇器、時(shí)鐘和數(shù)據(jù)的輸入緩沖電路。為了獲得足夠大的相位裕度，最理想的狀態(tài)是使數(shù)據(jù)選擇器在時(shí)鐘的正半周期時(shí)在D1(或D2)的中心采樣，而在時(shí)鐘的負(fù)半周期時(shí)在D2(或D1)的中心采樣，這樣就可以避免由于時(shí)鐘的細(xì)小誤差而產(chǎn)生毛刺或邏輯錯(cuò)誤，也給分頻器的設(shè)計(jì)創(chuàng)造了有利條件。為了達(dá)到這種理想狀態(tài)，兩個(gè)并行通道的輸人數(shù)據(jù)(D1和D2)速率相同，D1經(jīng)過(guò)MS-FF到達(dá)選擇器，而D2經(jīng)過(guò)MSM-FF到達(dá)選擇器，其中MSM-FF和MS-FF均工作在時(shí)鐘的上升沿。這樣在選擇器的輸入端的兩路數(shù)據(jù)之間將產(chǎn)生半個(gè)時(shí)鐘周期的延時(shí)差。

本設(shè)計(jì)復(fù)接器速度達(dá)到了10 Gbit／s，系統(tǒng)中最低時(shí)鐘頻率都達(dá)到2.5 GHz，因此有必要討論系統(tǒng)時(shí)鐘分配的問(wèn)題。時(shí)鐘布線采用驅(qū)動(dòng)器樹(shù)，在分配路徑中放置驅(qū)動(dòng)器來(lái)控制時(shí)鐘偏差。為了滿足樹(shù)的對(duì)稱性，在分配樹(shù)有最高優(yōu)先權(quán)的地方通常有必要提供一層互連金屬層。如果做不到這一點(diǎn)，可以用不同的互連層來(lái)設(shè)計(jì)樹(shù)，但布線路徑應(yīng)當(dāng)相同。樹(shù)的每個(gè)端點(diǎn)處盡可能采用電氣上相同的接收或驅(qū)動(dòng)電路。

2 主要單元電路結(jié)構(gòu)

基本的單元電路如鎖存器、選擇器、時(shí)鐘的輸入緩沖器等都使用了源極耦合場(chǎng)效應(yīng)管邏輯(SCFL)電路。SCFL電路的傳輸延時(shí)受晶體管特性(如閾值電壓等)的影響較小，這有利于減小由晶體管的非線性導(dǎo)致的時(shí)鐘信號(hào)的畸變。同時(shí)，SCFL邏輯電路輸出信號(hào)擺幅大，輸入的負(fù)載電容小，所以容易提高工作速度，與CMOS邏輯相比，在高速的條件下也有低功耗的優(yōu)勢(shì)。

2.1 鎖存器和D觸發(fā)器

輸入級(jí)的差分對(duì)起著采樣的作用，反饋級(jí)的差分對(duì)則起著鎖存的作用，兩者分別在時(shí)鐘的上升沿和下降沿工作。減小鎖存器輸出端的負(fù)載電容可以有效地提高鎖存器的工作速度。因此，通過(guò)調(diào)節(jié)輸入級(jí)差分對(duì)管和反饋級(jí)差分對(duì)管的柵寬的比值，可以調(diào)節(jié)鎖存器工作的最佳頻率范圍。將兩個(gè)鎖存器級(jí)聯(lián)即成D觸發(fā)器，如圖3所示。

2.2 選擇器
復(fù)接單元的選擇器是整個(gè)設(shè)計(jì)速度提高的一個(gè)難點(diǎn)。圖4和圖5分別是速度為5 Gbit／s和10 Gbit／s的兩個(gè)選擇器。

在電路中采用了有源電感對(duì)電路頻率進(jìn)行補(bǔ)償，以提高選擇器的工作速度和驅(qū)動(dòng)能力?？紤]到電源電壓比較低，選擇器電路中沒(méi)有使用電流源。通常在設(shè)計(jì)中會(huì)在數(shù)據(jù)選擇器后加一級(jí)源極跟隨器，以減小輸出管的負(fù)載電容，調(diào)整直流電平并為后級(jí)電路提供驅(qū)動(dòng)。但由于0.18μm CMOS工藝的供電電壓只有1.8 V，如果使用源極跟隨器，會(huì)使得信號(hào)電平下降過(guò)多而無(wú)法與后級(jí)電路電平匹配，因此設(shè)計(jì)中省略了源極跟隨器。確定PMOS管和NMOS管恰當(dāng)?shù)某叽珀P(guān)系，保證選擇器正常工作。柵極直接與時(shí)鐘信號(hào)相連的兩個(gè)PMOS管和兩個(gè)NMOS管組成了時(shí)鐘控制開(kāi)關(guān)。選擇合適的工作點(diǎn)使得在時(shí)鐘信號(hào)周期的正、負(fù)半周，時(shí)鐘控制開(kāi)關(guān)正常切換兩組數(shù)據(jù)信號(hào)(d1和d2)。這樣經(jīng)過(guò)緩沖到達(dá)的時(shí)鐘信號(hào)就能準(zhǔn)確控制時(shí)鐘開(kāi)關(guān)，在一個(gè)周期的正、負(fù)半周分別選出經(jīng)過(guò)MS-FF到達(dá)的信號(hào)d1和經(jīng)過(guò)MSM-FF到達(dá)的信號(hào)d2。

在整個(gè)復(fù)接系統(tǒng)中，最后一級(jí)復(fù)接單元的速度起決定性作用，所以在圖6的選擇器中采用了負(fù)反饋擴(kuò)展了系統(tǒng)的帶寬。

2.3 數(shù)據(jù)輸出緩沖器

本設(shè)計(jì)的輸出級(jí)采用了普通差分放大器和容性耦合電路組合而成的寬帶放大電路，如圖6所示。復(fù)接器的多級(jí)輸出緩沖得到了大的電流驅(qū)動(dòng)能力，用來(lái)通過(guò)焊盤驅(qū)動(dòng)片外50 Ω負(fù)載。

3 電路仿真和版圖設(shè)計(jì)

本次設(shè)計(jì)采用TSMC 0.18μm CMOS工藝。電路仿真在Agilent公司的ADS上實(shí)現(xiàn)。圖7是4路2.5 Gbit／s的隨機(jī)信號(hào)復(fù)接成一路10 Gbit／s信號(hào)的輸出信號(hào)眼圖。圖8是4路3.375 Gbit／s的矩形脈沖信號(hào)復(fù)接成一路13.5 Gbit／s信號(hào)的輸出信號(hào)眼圖。

因?yàn)楸敬卧O(shè)計(jì)采用的是SCFL電路，所以應(yīng)充分發(fā)揮全差分結(jié)構(gòu)的優(yōu)勢(shì)，電路版圖盡量設(shè)計(jì)得對(duì)稱，以保持電路平衡、抑制共模信號(hào)和工藝參數(shù)波動(dòng)帶來(lái)的不利影響。在設(shè)計(jì)中主要考慮高頻線走向、連線長(zhǎng)度和寬度、版圖對(duì)稱以及芯片面積的折中。特別在分頻器版圖設(shè)計(jì)中采樣部分和保持部分尺寸不同，合理布局使版圖對(duì)稱，并且使各部分連接容易，同時(shí)還要使反饋線盡可能短。整個(gè)芯片的版圖如圖9所示。

復(fù)接器芯片在TSMC 0.18μm CMOS工藝下進(jìn)行后仿真，圖10是復(fù)接器輸出數(shù)據(jù)為10 Gbit／s的后仿真眼圖，可以看出眼圖較為清晰，張開(kāi)度較大。

4 結(jié)束語(yǔ)

采用TSMC 0.18μm CMOS工藝設(shè)計(jì)的樹(shù)形結(jié)構(gòu)SCFL電路的復(fù)接器實(shí)現(xiàn)了10 Gbit／s的高速數(shù)字復(fù)接功能，最高仿真速度達(dá)到13.5 Gbit／s。

感謝東南大學(xué)射頻與光電集成電路研究所提供的工藝庫(kù)支持。