1  引言

　　傳統(tǒng)的波形發(fā)生器多采用模擬分立元件實(shí)現(xiàn)，產(chǎn)生的波形種類要受到電路硬件的限制，體積大，靈活性和穩(wěn)定性也相對(duì)較差。采用FPGA器件直接實(shí)現(xiàn)多種波形信號(hào)發(fā)生器，配以相應(yīng)的外圍器件實(shí)現(xiàn)的波形發(fā)生器具有設(shè)計(jì)簡單、外圍電路少、頻率穩(wěn)定性高、可靠性高、輸出波形穩(wěn)定、現(xiàn)場可編程等優(yōu)點(diǎn)，因而在現(xiàn)代電子設(shè)計(jì)中，常常采用FPGA器件來實(shí)現(xiàn)多種波形信號(hào)發(fā)生器，利用FPGA實(shí)現(xiàn)多種波形信號(hào)發(fā)生器的方法也很多，但其設(shè)計(jì)方法均過于復(fù)雜，要求設(shè)計(jì)人員對(duì)VHDL 語言要相當(dāng)熟悉，才能編寫相應(yīng)的程序。采用Matlab/DSP Builder建立模型來實(shí)現(xiàn)多種波形信號(hào)發(fā)生器，其設(shè)計(jì)簡單，不需要編程，也能根據(jù)需要設(shè)計(jì)出相應(yīng)的多波信號(hào)發(fā)生器[1][2][4][6]。

　　2、多波信號(hào)發(fā)生器的數(shù)學(xué)模型

　　2.1 鋸齒波的產(chǎn)生

　　在Matlab/Simulink下，有一模塊名叫Increment Decrement模塊，由于Increment Decrement模塊隨著時(shí)間的變化而不斷的從0計(jì)數(shù)到255 ，到了255后清0，接著又從0開始計(jì)數(shù)這樣周期性的產(chǎn)生鋸齒波。

　　2.2 正弦波的產(chǎn)生

　　利用Increment Decrement不斷計(jì)數(shù)，根據(jù)計(jì)數(shù)找到查找表的地址取出里面的值，正弦函數(shù)的調(diào)用格式為Sin（【起始值：步進(jìn)值：結(jié)束值】），該模塊為一個(gè)輸入為6位輸出值為8位的正弦查找表模塊。

　　2.3 方波的產(chǎn)生

　　由于產(chǎn)生的正弦波的值從0到255，我們可以使用一個(gè)比較器進(jìn)行比較，根據(jù)比較值的大小產(chǎn)生占空比不同的方波，此處我們?cè)O(shè)置一個(gè)值為127的常數(shù)，當(dāng)輸出正弦波的值大于等于127的時(shí)候比較器的值為1，反之為0。比較器輸出的值可以進(jìn)行放大，比如放大127倍。這樣即可生成方波。

　　2.4 三角波的產(chǎn)生

　　同理利用比較器的性質(zhì)跟Increment Decrement模塊輸出的值進(jìn)行比較，當(dāng)Increment Decrement模塊輸出的值小于等于127時(shí)比較器模塊10為1，然后再與Increment模塊相乘，相乘的結(jié)果為127到0；當(dāng) Increment Decrement模塊輸出的值大于127時(shí)比較器模塊9為0，與Increment模塊相乘，相乘的結(jié)果為0到127；以上兩者進(jìn)行相加后在經(jīng)過一個(gè)絕對(duì)值變化器，就可以產(chǎn)生的很好的波形。根據(jù)以上分析其建立的模型如圖1所示[5]。

　　3、用ModelSim進(jìn)行RTL級(jí)的VHDL仿真

　　3.1 多波信號(hào)發(fā)生器的模型文件MDL轉(zhuǎn)換成VHDL

　　在Simulink中完成仿真驗(yàn)證后，就需要把設(shè)計(jì)轉(zhuǎn)到硬件上加以實(shí)現(xiàn)。這是整個(gè)DSP Builder設(shè)計(jì)流程中最為關(guān)鍵的一步，在這一步，可以獲得針對(duì)特定FPGA芯片的VHDL代碼。雙擊多波信號(hào)發(fā)生器數(shù)學(xué)模型中的 SignalCompiler模塊，然后再在彈出的對(duì)話框中分別點(diǎn)擊“Convert MDL to VHDL”、“Synthesis”和“Quartus II”，這樣就可以把多波信號(hào)發(fā)生器的數(shù)學(xué)模型文件轉(zhuǎn)換成特定的VHDL代碼。

　　3.2 用ModelSim進(jìn)行RTL級(jí)的VHDL仿真

　　在Simulink中進(jìn)行的仿真是屬于系統(tǒng)驗(yàn)證性質(zhì)的，是對(duì)MDL文件進(jìn)行的仿真，并沒有對(duì)生成的VHDL代碼進(jìn)行過仿真。事實(shí)上，生成VHDL描述的是 RTL級(jí)的，是針對(duì)具體的硬件結(jié)構(gòu)的，而在Matlab的Simulink中的模型仿真是算法級(jí)的，兩者之間有可能存在軟件理解上的差異。轉(zhuǎn)換后的 VHDL代碼實(shí)現(xiàn)可能與MDL模型描述的情況不完全相符。這就需要針對(duì)生成的RTL級(jí)VHDL代碼進(jìn)行功能仿真。為此利用ModelSim對(duì)多波信號(hào)發(fā)生器進(jìn)行RTL級(jí)進(jìn)行仿真，以驗(yàn)證多波信號(hào)發(fā)生器設(shè)計(jì)的正確性，其仿真波形如圖2所示，由此可以看出其設(shè)計(jì)是正確的[3]。

　　4、多波信號(hào)發(fā)生器的頂層設(shè)計(jì)及仿真結(jié)果

　　整體電路采用原理圖描述和VHDL語言相結(jié)合的方式構(gòu)成，在Quartus II軟件中實(shí)現(xiàn)綜合及仿真。頂層原理圖如圖3所示，為了達(dá)到輸出信號(hào)的有選擇的目的，設(shè)計(jì)了一個(gè)多路選擇順，該多路選擇器的采用VHDL語言描述，其源代碼如下：
library ieee;
use ieee.std_logic_1164.all;
entity test4 is
   port(d1,d2,d3,d4: in std_logic_vector(7 downto 0);
sel: in bit_vector(1 downto 0);
q: out std_logic_vector(7 downto 0));
end test4;
architecture rtl of test4 is
begin
   process(d1,d2,d3,d4,sel)

  begin
      case sel is
         when 00 => q <= d1;
         when 01 => q <= d2;
         when 10 => q <= d3;
         when 11 => q <= d4;
      end case;

　　    end process;
end rtl;

　　經(jīng)過Quartus II的綜合與仿真，結(jié)果表明，能夠?qū)崿F(xiàn)多種波形信號(hào)的功能。圖4是Quartus II的仿真波形。

　　5  結(jié)語

　　經(jīng)過Quartus II仿真正確后，即可將項(xiàng)目編譯生成的編程文件下載到FPGA器件中，完成器件編程，經(jīng)測試表明，電路實(shí)際工作的結(jié)果與仿真時(shí)的結(jié)果一致，達(dá)到了設(shè)計(jì)要求。

　　本文作者創(chuàng)新點(diǎn)在整個(gè)多波形信號(hào)發(fā)生器的設(shè)計(jì)過程中，充分利用了Matlab強(qiáng)大的數(shù)學(xué)計(jì)算功能來保證FPGA的設(shè)計(jì)的正確性，使整個(gè)設(shè)計(jì)非常簡單，修改靈活。設(shè)計(jì)者不至于陷于復(fù)雜的VHDL 語言編程，只要在Matlab下建立系統(tǒng)模型，然后對(duì)各個(gè)模塊的基本參數(shù)進(jìn)行簡單設(shè)置就可以實(shí)現(xiàn)復(fù)雜電子系統(tǒng)的設(shè)計(jì)。