將上文四種型式的參數，整理如下單端訊號多半會用Coplanar結構計算，因為與GND的間距，會影響阻抗。而差分訊號與 GND的間距，對阻抗影響不大，反而是差分線間距影響較大，所以單端訊號的S是與 GND的間距，而差分訊號的S是差分線間距。 至于線寬，因為制程緣故，所以洗出來會變梯型，而一般說的線寬，是指 W1，而 W多半以下式估算阻抗 W = W1 - 1 要注意的是，上式用的單位為 mil，而一般計算阻抗時，也多半用mil 。在此我們利用10層板 Any layer來作阻抗控制例子計算結果如下：其中 S 是 signal所走層面，而 G是 GND參考層，另外，單端訊號用的介電常數值，與差分訊號用的介電常數值不同，要特別注意。雖然影響阻抗的因素有許多，但是 RF 工程師能控制的，只有 H, H1, W1, S 這四項，其它都取決于PCB廠，因此我們把這四個變量整理如下：Q 既然10層板，為何只走表層跟第六層? 而不走其它層 ? A. 這是阻抗計算出來的結果，假設如果走第二層，且單端訊號要 50奧姆，差分訊號要 100奧姆，則線寬只有 1.6mil，由[2]可知，線寬太細，容易有阻抗誤差與 Insertion Loss(IL)過大的缺點。阻抗誤差如下式：因為 PCB廠的制程能力，一般來說會有正負 0.5mil的線寬誤差，因此，若線寬過細，則可能會阻抗誤差過大，導致每片 PCB的阻抗都不同。至于損耗過大，若是 Tx的 Trace，會導致 power過小，若硬要以加大 DAC方式來達成 Target power，則可能會因 PA的 input power過大，而產生許多非線性效應，例如 Harmonics, IMD……等[3]。 若是 Rx的 Trace 線寬過細，則會導致 Sensitivity不好。因為由[3]可知，當IL 提升 1dBm, 則 NF 也會多加 1，則 Sensitivity便會衰減 1dBm。Q. 為何單端/差分訊號在第六層的計算阻抗，并非理想的 50 奧姆/100 奧姆? A. 也是線寬考慮，雖然第六層的H1比其他層較大，2.5mil，而在阻抗不變情況下，H1加大可有較大線寬，但 50奧姆的計算結果，為 1.7mil，比第二層的50奧姆 1.6mil，只多了 1mil。還是太細，因此只好犧牲一點阻抗，來拓寬線寬。 Q. 線寬跟阻抗的上下限為何? A. 線寬最好有 3mil以上，2.3mil是最下限，極度不建議線寬小于 2.3mil。至于阻抗，大概可以有正負15%的范圍，以單端訊號而言，范圍是42.5奧姆~ 57.5奧姆，而以差分訊號而言，范圍是 85奧姆 ~ 115奧姆。只要阻抗在范圍內，盡可能拓寬線寬，因為阻抗偏掉，可以靠匹配調回來，但若 Insertion Loss過大，則幾乎無補救機制，因此兩害相權取一輕情況下，寧可犧牲一點阻抗，來拓寬線寬。 Q. 那為何不走其它層，然后也靠犧牲阻抗的方式，來拓寬線寬? A. 以手機寸土寸金的空間考慮，Main GND頂多只會有兩層，以 10層板而言，Main GND會設計在第五層跟第七層，因此若要得到良好的 Shielding效果，只能走第六層，若走第二層或第三層，一來會有其它數字或電源 Trace，受干擾機會加大，二來是第二層或第三層上下兩層的GND，多半是支離破碎，不會像第五層跟第七層的 Main GND那樣完整，因此若以 Shielding效果考量，走第六層會比其他內層來得好。 Q. 那可否以不犧牲阻抗的方式，來拓展線寬 ? A. 有三種方式：走表層, 把 S 加大, 挖空。由前面表格得知，走表層可不犧牲阻抗，又可有較寬線寬，但走表層易受干擾，因此當 Trace 過長的情況下，還是要走內層來避免干擾[3]。而 S 加大，確實可以在不犧牲阻抗的方式，來拓展線寬，但會有極限。不挖空的情況下，單端訊號的 S，6mil以上就不會再改變阻抗了。而差分訊號的S，10mil以上就不會再改變阻抗了。特別是差分訊號，由[4]可知，間距若過大，會削弱抗干擾的能力，因此 S 也不宜過大，一來是避免占據過多 Layout 空間，二來是避免削弱差分訊號抗干擾的能力。 至于挖空，也是方法之一，尤其由[2]可知，若 Trace 與參考層過近，會有寄生效應，因此挖空，不但可在不犧牲阻抗情況下拓展線寬，同時也可避免寄生效應。但是挖空會占據空間，挖越多占據越多空間，因此建議一開始走線時，先不要挖空，等所有 RF/BB的線都已走完，確定有多余空間，再來挖空。