VGA圖像控制器的CPLD/FPGA設(shè)計(jì)與實(shí)現(xiàn)

在高速信號(hào)采集系統(tǒng)中利用FPGA實(shí)現(xiàn)異步FIFO設(shè)計(jì)

IPv6：在發(fā)展中解決問題

隨著物聯(lián)網(wǎng)、智能終端市場(chǎng)的迅猛發(fā)展，基于IP地址的新型互聯(lián)網(wǎng)應(yīng)用不斷涌現(xiàn)。各種與工作及生活息息相關(guān)的元素紛紛IP化。除了傳統(tǒng)互聯(lián)網(wǎng)用戶的增長(zhǎng)產(chǎn)生對(duì)IP地址的大量需求外，移動(dòng)智能終端，如智能手機(jī)、平板電腦、傳

PCB線路板電鍍銅工藝簡(jiǎn)析

一．電鍍工藝的分類：酸性光亮銅電鍍電鍍鎳/金電鍍錫二．工藝流程：浸酸→全板電鍍銅→圖形轉(zhuǎn)移→酸性除油→二級(jí)逆流漂洗→微蝕→二級(jí)→浸酸→鍍錫→二級(jí)逆流漂洗逆流漂洗→浸酸→圖形電鍍銅→二級(jí)逆流漂洗→鍍鎳→二

基于FPGA的身份認(rèn)證智能卡設(shè)計(jì)

基于DSP的CAN總線系統(tǒng)設(shè)計(jì)與實(shí)現(xiàn)

基于IP核的PCI總線接口設(shè)計(jì)與實(shí)現(xiàn)

高速PCB設(shè)計(jì)仿真講座三十

3）Rel Prop Delay 項(xiàng)，如圖 5－5 所示。圖5-5 設(shè)置 Rel Prop Delay值對(duì)于一些有相對(duì)延時(shí)要求的網(wǎng)絡(luò)，可以在該處設(shè)置相對(duì)延時(shí)值。 35、 Rule Name：相對(duì)延時(shí)網(wǎng)絡(luò)的規(guī)則名，具有相同規(guī)則命名的網(wǎng)絡(luò)為同一組相對(duì)延時(shí)網(wǎng)

一種對(duì)CCSDS刪除卷積碼的盲解碼方法

基于NiosII的MPEG－4視頻播放器設(shè)計(jì)

電路板設(shè)計(jì)ESD的硬件解決（二）

運(yùn)用FPGA 進(jìn)行控制平面/數(shù)據(jù)平面視頻處理

Cadence 的高級(jí)可制造性設(shè)計(jì)(DFM)解決方案

美國(guó)國(guó)家半導(dǎo)體推出兩款低功率LVDS 2x2 交叉點(diǎn)開關(guān)電路

美國(guó)國(guó)家半導(dǎo)體公司 (National Semiconductor Corporation)宣布該公司的PowerWise®高能效芯片系列添加兩款低功率低電壓差分信號(hào)傳輸(LVDS)2x2交叉點(diǎn)開關(guān)電路。型號(hào)為DS25CP102的交叉點(diǎn)開關(guān)電路通道的功耗

基于SoPC的自感知運(yùn)動(dòng)圖像采集系統(tǒng)設(shè)計(jì)