益華計(jì)算機(jī)(Cadence)宣布其TLM (transaction-level modeling) 導(dǎo)向設(shè)計(jì)與驗(yàn)證、 3D IC 設(shè)計(jì)實(shí)現(xiàn)，以及整合 DFM 等先進(jìn) Cadence 設(shè)計(jì)技術(shù)與流程，已經(jīng)融入臺(tái)積電(TSMC)設(shè)計(jì)參考流程11.0版中。同時(shí) Cadence也宣布支持臺(tái)積電的模擬/混合訊號(hào) (Analog/Mixed-Signal，以下稱(chēng) AMS)設(shè)計(jì)參考流程1.0版，以實(shí)現(xiàn)先進(jìn)的28奈米制程技術(shù)。

Cadence益華計(jì)算機(jī)的 TLM 導(dǎo)向設(shè)計(jì)與驗(yàn)證 、3D IC 設(shè)計(jì)實(shí)現(xiàn)以及整合 DFM 等技術(shù)，有助于 28奈米 TLM 到 GDSII 進(jìn)行復(fù)雜的芯片設(shè)計(jì)、設(shè)計(jì)實(shí)現(xiàn)、驗(yàn)證與簽核(signoff)。Cadence針對(duì)臺(tái)積電設(shè)計(jì)參考流程的擴(kuò)增部分，可幫助雙方客戶(hù)在最短的設(shè)計(jì)時(shí)程下，實(shí)現(xiàn)復(fù)雜的高效能、低功耗、混合訊號(hào)芯片，更支持了Cadence所提出的 EDA360 策略。

EDA360 愿景需要整個(gè)電子生態(tài)系統(tǒng)的共同合作，才能夠兌現(xiàn)系統(tǒng)至芯片實(shí)現(xiàn)(System to Silicon Realization)的新產(chǎn)業(yè)境界。 Cadence 對(duì)臺(tái)積電設(shè)計(jì)參考流程的貢獻(xiàn)，能夠幫助客戶(hù)快速建立、重復(fù)利用并整合大型數(shù)字、模擬和混合訊號(hào)IP區(qū)塊，以更快速、更高成本效益來(lái)達(dá)成這些目標(biāo)。

臺(tái)積電的設(shè)計(jì)參考流程充分運(yùn)用先進(jìn)Cadence TLM 導(dǎo)向設(shè)計(jì)與驗(yàn)證技術(shù)和方法。將設(shè)計(jì)萃取由RTL層級(jí)提前至 TLM 層級(jí)、采用Cadence高階合成、進(jìn)行設(shè)計(jì)前期功耗trade-off與優(yōu)化，以及metric-driven功能驗(yàn)證等方法，完成周延的TLM 到GDSII設(shè)計(jì)流程。先進(jìn)的3D設(shè)計(jì)功能包括實(shí)體設(shè)計(jì)與設(shè)計(jì)實(shí)現(xiàn)、RC萃取、時(shí)序分析、訊號(hào)完整性分析、IR drop、electromagnetic與散熱分析等，更包括了實(shí)體驗(yàn)證。

移轉(zhuǎn)至更高設(shè)計(jì)階層進(jìn)行萃取的做法，讓客戶(hù)獲得相當(dāng)大的優(yōu)勢(shì)，因?yàn)閺南到y(tǒng)層設(shè)計(jì)到實(shí)體設(shè)計(jì)的階段，進(jìn)行IP的建立和重復(fù)利用，讓設(shè)計(jì)與驗(yàn)證生產(chǎn)力大幅增加。獨(dú)特的Cadence ECO (engineering change order) 功能能避免不必要的反復(fù)作業(yè)，實(shí)現(xiàn)更快速的上市時(shí)程。

3D IC設(shè)計(jì)功能則是在設(shè)計(jì)實(shí)現(xiàn)階段，就能夠協(xié)助設(shè)計(jì)決策，確保封裝階段的最佳效能與功耗trade-off。由于DFM設(shè)計(jì)解決方案整合到設(shè)計(jì)實(shí)現(xiàn)工具中，設(shè)計(jì)人員能夠高枕無(wú)憂(yōu)地完成自己的區(qū)塊或芯片層設(shè)計(jì)，達(dá)成量產(chǎn)時(shí)程的目標(biāo)。

Cadence 也在此次與臺(tái)積電的合作中，為低功耗、先進(jìn)制程與混合訊號(hào)設(shè)計(jì)提供更多的支持。在低功耗領(lǐng)域中，這個(gè)流程以Common Power Format (CPF)為基礎(chǔ)，支持power state validation與IP library view。在先進(jìn)制程領(lǐng)域中，以臺(tái)積電 iLPC 進(jìn)行微影hot spot修正，以及dummy metal/via插入的修補(bǔ)方式，解決hot spot 的議題，并能將癥結(jié)反饋至自動(dòng)化布局與繞線工具的單獨(dú)GDS接口。

在系統(tǒng)封裝 (system-in-package， SiP ) 混合訊號(hào)設(shè)計(jì)方面，有SiP die/package floorplan、混合訊號(hào)IR drop與先進(jìn)SiP靜態(tài)時(shí)序分析等封裝支持。這些嶄新的設(shè)計(jì)參考流程元素，從系統(tǒng)層到簽核(signoff)為設(shè)計(jì)團(tuán)隊(duì)提供更高能見(jiàn)度與可預(yù)測(cè)性，協(xié)助在功耗、效能與設(shè)計(jì)尺寸trade-off的挑戰(zhàn)下進(jìn)行優(yōu)化，并實(shí)現(xiàn)最高設(shè)計(jì)良率。

支持臺(tái)積電的AMS設(shè)計(jì)參考流程1.0版

同時(shí)Cadence也宣布為臺(tái)積電嶄新的28奈米設(shè)計(jì)參考流程提供周延的產(chǎn)品支持，一步步協(xié)助設(shè)計(jì)邁向芯片實(shí)現(xiàn)。Cadence與臺(tái)積電的合作，旨在解決當(dāng)今無(wú)線、網(wǎng)絡(luò)架構(gòu)、消費(fèi)性與其他應(yīng)用方面，芯片設(shè)計(jì)中模擬與混合訊號(hào)功能日益高漲的復(fù)雜性，也滿(mǎn)足了整合的需求。

臺(tái)積電設(shè)計(jì)參考流程融合來(lái)自 Virtuoso 客制化平臺(tái)的各種Cadence技術(shù)陣容，涵蓋在 28奈米制程的 AMS IP 設(shè)計(jì)、驗(yàn)證與設(shè)計(jì)實(shí)現(xiàn)。在先進(jìn) 28奈米設(shè)計(jì)經(jīng)驗(yàn)證的技術(shù)基礎(chǔ)上，Cadence與臺(tái)積電合作，實(shí)現(xiàn)了電路圖設(shè)計(jì)、AMS驗(yàn)證、RF與transient noise分析、yield sensitivity分析、constraints-driven布局、模擬布局與繞線、實(shí)體驗(yàn)證、DFM-aware的寄生萃取、IR drop以及electromigration分析等。