益華計算機(Cadence)宣布其TLM (transaction-level modeling) 導(dǎo)向設(shè)計與驗證、 3D IC 設(shè)計實現(xiàn)，以及整合 DFM 等先進 Cadence 設(shè)計技術(shù)與流程，已經(jīng)融入臺積電(TSMC)設(shè)計參考流程11.0版中。同時 Cadence也宣布支持臺積電的模擬/混合訊號 (Analog/Mixed-Signal，以下稱 AMS)設(shè)計參考流程1.0版，以實現(xiàn)先進的28奈米制程技術(shù)。

Cadence益華計算機的 TLM 導(dǎo)向設(shè)計與驗證 、3D IC 設(shè)計實現(xiàn)以及整合 DFM 等技術(shù)，有助于 28奈米 TLM 到 GDSII 進行復(fù)雜的芯片設(shè)計、設(shè)計實現(xiàn)、驗證與簽核(signoff)。Cadence針對臺積電設(shè)計參考流程的擴增部分，可幫助雙方客戶在最短的設(shè)計時程下，實現(xiàn)復(fù)雜的高效能、低功耗、混合訊號芯片，更支持了Cadence所提出的 EDA360 策略。

EDA360 愿景需要整個電子生態(tài)系統(tǒng)的共同合作，才能夠兌現(xiàn)系統(tǒng)至芯片實現(xiàn)(System to Silicon Realization)的新產(chǎn)業(yè)境界。 Cadence 對臺積電設(shè)計參考流程的貢獻，能夠幫助客戶快速建立、重復(fù)利用并整合大型數(shù)字、模擬和混合訊號IP區(qū)塊，以更快速、更高成本效益來達成這些目標。

臺積電的設(shè)計參考流程充分運用先進Cadence TLM 導(dǎo)向設(shè)計與驗證技術(shù)和方法。將設(shè)計萃取由RTL層級提前至 TLM 層級、采用Cadence高階合成、進行設(shè)計前期功耗trade-off與優(yōu)化，以及metric-driven功能驗證等方法，完成周延的TLM 到GDSII設(shè)計流程。先進的3D設(shè)計功能包括實體設(shè)計與設(shè)計實現(xiàn)、RC萃取、時序分析、訊號完整性分析、IR drop、electromagnetic與散熱分析等，更包括了實體驗證。

移轉(zhuǎn)至更高設(shè)計階層進行萃取的做法，讓客戶獲得相當大的優(yōu)勢，因為從系統(tǒng)層設(shè)計到實體設(shè)計的階段，進行IP的建立和重復(fù)利用，讓設(shè)計與驗證生產(chǎn)力大幅增加。獨特的Cadence ECO (engineering change order) 功能能避免不必要的反復(fù)作業(yè)，實現(xiàn)更快速的上市時程。

3D IC設(shè)計功能則是在設(shè)計實現(xiàn)階段，就能夠協(xié)助設(shè)計決策，確保封裝階段的最佳效能與功耗trade-off。由于DFM設(shè)計解決方案整合到設(shè)計實現(xiàn)工具中，設(shè)計人員能夠高枕無憂地完成自己的區(qū)塊或芯片層設(shè)計，達成量產(chǎn)時程的目標。

Cadence 也在此次與臺積電的合作中，為低功耗、先進制程與混合訊號設(shè)計提供更多的支持。在低功耗領(lǐng)域中，這個流程以Common Power Format (CPF)為基礎(chǔ)，支持power state validation與IP library view。在先進制程領(lǐng)域中，以臺積電 iLPC 進行微影hot spot修正，以及dummy metal/via插入的修補方式，解決hot spot 的議題，并能將癥結(jié)反饋至自動化布局與繞線工具的單獨GDS接口。

在系統(tǒng)封裝 (system-in-package， SiP ) 混合訊號設(shè)計方面，有SiP die/package floorplan、混合訊號IR drop與先進SiP靜態(tài)時序分析等封裝支持。這些嶄新的設(shè)計參考流程元素，從系統(tǒng)層到簽核(signoff)為設(shè)計團隊提供更高能見度與可預(yù)測性，協(xié)助在功耗、效能與設(shè)計尺寸trade-off的挑戰(zhàn)下進行優(yōu)化，并實現(xiàn)最高設(shè)計良率。

支持臺積電的AMS設(shè)計參考流程1.0版

同時Cadence也宣布為臺積電嶄新的28奈米設(shè)計參考流程提供周延的產(chǎn)品支持，一步步協(xié)助設(shè)計邁向芯片實現(xiàn)。Cadence與臺積電的合作，旨在解決當今無線、網(wǎng)絡(luò)架構(gòu)、消費性與其他應(yīng)用方面，芯片設(shè)計中模擬與混合訊號功能日益高漲的復(fù)雜性，也滿足了整合的需求。

臺積電設(shè)計參考流程融合來自 Virtuoso 客制化平臺的各種Cadence技術(shù)陣容，涵蓋在 28奈米制程的 AMS IP 設(shè)計、驗證與設(shè)計實現(xiàn)。在先進 28奈米設(shè)計經(jīng)驗證的技術(shù)基礎(chǔ)上，Cadence與臺積電合作，實現(xiàn)了電路圖設(shè)計、AMS驗證、RF與transient noise分析、yield sensitivity分析、constraints-driven布局、模擬布局與繞線、實體驗證、DFM-aware的寄生萃取、IR drop以及electromigration分析等。