基于ARM和FPGA的靶場破片測速系統(tǒng)的設(shè)計(jì)
對于利用LabVIEW FPGA實(shí)現(xiàn)RIO目標(biāo)平臺上的定制硬件的工程師與開發(fā)人員,他們可以很容易地利用所推薦的組件設(shè)計(jì)構(gòu)建適合其應(yīng)用的、可復(fù)用且可擴(kuò)展的代碼模塊?;谝呀?jīng)驗(yàn)證的設(shè)計(jì)進(jìn)行代碼模塊開發(fā),將使現(xiàn)有IP在未來應(yīng)
從最初膠合邏輯發(fā)家,到不斷集成微處理器、DSP、專用IP等,F(xiàn)PGA迎來了其硅片融合的“黃金時(shí)代”——不僅拓寬了應(yīng)用領(lǐng)域,承擔(dān)起信號處理和數(shù)據(jù)運(yùn)算的重要功能,還蠶食了ASIC、DSP等的市場份額。
硬件設(shè)計(jì)者已經(jīng)開始在高性能DSP的設(shè)計(jì)中采用FPGA技術(shù),因?yàn)樗梢蕴峁┍然赑C或者單片機(jī)的解決方法快上10-100倍的運(yùn)算量。以前,對硬件設(shè)計(jì)不熟悉的軟件開發(fā)者們很難發(fā)揮出FPGA的優(yōu)勢,而如今基于C語言的方法可以讓
基于C語言在FPGA上實(shí)現(xiàn)DSP的解決方案
FPGA迎來硅片融合的“黃金時(shí)代”
摘要:某型導(dǎo)彈測試設(shè)備控制總線為通用的ISA總線,而通信接口總線為非標(biāo)準(zhǔn)的MMи總線。在此以FPGA為核心設(shè)計(jì)了一種ISA總線/MMи總線轉(zhuǎn)換電路,該電路可以完成2種制式的數(shù)據(jù)和控制指令轉(zhuǎn)換。給出了轉(zhuǎn)換電路原理框圖、
串行外設(shè)都會(huì)用到RS232-C異步串行接口,傳統(tǒng)上采用專用的集成電路即UART實(shí)現(xiàn),如TI、EXAR、EPIC的550、452等系列,但是我們一般不需要使用完整的UART的功能,而且對于多串口的設(shè)備或需要加密通訊的場合使用UART也不是
“我們使用CompactRIO可編程自動(dòng)化控制器設(shè)計(jì)了一個(gè)非常靈活的、可編程的發(fā)動(dòng)機(jī)管理系統(tǒng),該平臺是模塊化的,可擴(kuò)展額外的傳感器,并包含現(xiàn)場可編程門陣列(FPGA)。”挑戰(zhàn):開發(fā)一個(gè)高效、低排放的自適應(yīng)發(fā)
21ic訊 新思科技公司(Synopsys, Inc.)日前宣布了一種集成化混合原型驗(yàn)證解決方案,它將Synopsys的Virtualizer虛擬原型驗(yàn)證和Synopsys基于FPGA的HAPS原型驗(yàn)證結(jié)合在一起,以加速系統(tǒng)級芯片(SoC)硬件和軟件的開發(fā)。
跳頻通信系統(tǒng)作為擴(kuò)頻通信體制中的一種重要類型,以其出色的抗遠(yuǎn)近效應(yīng)、抗干擾能力,在軍用、民用通信領(lǐng)域得到了廣泛應(yīng)用。跳頻通信方式是指載波受一偽隨機(jī)碼的控制, 不斷地、隨機(jī)地跳變,可看成載波按照一定規(guī)律變
基于DSP/FPGA的超高速跳頻系統(tǒng)基帶設(shè)計(jì)與實(shí)現(xiàn)
摘要:為了提高圖像處理系統(tǒng)的高性能和低功耗,提出了一種基于FPGA和DSP協(xié)同作業(yè)的高速圖像處理嵌入式系統(tǒng),其中DSP為主處理器,負(fù)責(zé)圖像處理,而FPGA為協(xié)處理器,負(fù)責(zé)系統(tǒng)的所有數(shù)字邏輯。整個(gè)系統(tǒng)中FPGA和DSP的工作
英特爾在4月23日正式發(fā)布Ivy Bridge處理器。Ivy Bridge是英特爾首款22nm工藝處理器,采用革命性的三柵極3D晶體管工藝制造。緊隨其后,美國FPGA廠商Achronix在次日宣布發(fā)布全球首款22nm工藝制造的全新Speedster22i系列
21ic訊 萊迪思半導(dǎo)體公司日前宣布已經(jīng)開始發(fā)運(yùn)其下一代LatticeECP4™FPGA系列的密度最大的器件至部分客戶。新的LatticeECP4 FPGA系列提供了多種200K LUT以下的低成本,低功耗的中檔器件,具有高性能的創(chuàng)新,如低
摘要:為了降低傳統(tǒng)函數(shù)信號發(fā)生器成本,改善函數(shù)信號發(fā)生器低頻穩(wěn)定性,本文結(jié)合FPGA和51單片機(jī)設(shè)計(jì)并實(shí)現(xiàn)了產(chǎn)生以0.596Hz頻率精度各種函數(shù)信號。函數(shù)信號頻率、波形、幅度由51單片機(jī)控制,并用LCD顯示函數(shù)信號相關(guān)
采用VHDL和發(fā)接復(fù)用器的SDH系統(tǒng)設(shè)計(jì)及FPGA仿真
引言 HDLC的ASIC芯片使用簡易,功能針對性強(qiáng),性能可靠,適合應(yīng)用于特定用途的大批量產(chǎn)品中。但由于HDLC標(biāo)準(zhǔn)的文本較多,ASIC芯片出于專用性的目的難以通用于不同版本,缺乏應(yīng)用靈活性。有的芯片公司還有自己的標(biāo)
基于FPGA+DSP的HDLC(高級數(shù)據(jù)鏈路控制)功能實(shí)現(xiàn)
采用混合信號FPGA的功率管理解決方案